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via dell' artigiano, 8/6 40016 san giorgio di piano (bologna) italy e-mail: grifo@grifo.it http://www.grifo.it http://www.grifo.com tel. +39 051 892.052 (r.a.) fax: +39 051 893.661 , gpc ? , grifo ? , sono marchi registrati della ditta grifo ? grifo ? italian technology manuale tecnico gpc ? 150 general purpose controller z84c15 gpc ? 150 edizione 3.00 rel. 23 febbraio 2000
via dell' artigiano, 8/6 40016 san giorgio di piano (bologna) italy e-mail: grifo@grifo.it http://www.grifo.it http://www.grifo.com tel. +39 051 892.052 (r.a.) fax: +39 051 893.661 , gpc ? , grifo ? , sono marchi registrati della ditta grifo ? grifo ? italian technology manuale tecnico gpc ? 150 general purpose controller z84c15 gpc ? 150 edizione 3.00 rel. 23 febbraio 2000 formato singola europa da 100x160mm con interfaccia per il bus industriale abaco ? ; cpu cmos 84c15 con quarzo da 32 mhz ; fino a 512k eprom o flash eprom e fino a 512k sram ; ram/rom disk gestite tramite fgdos ; eeprom seriale fino a 8 k; flash eprom seriale disponibile in diversi formati, fino ad un massimo di 4 m ; dip switch da 8 vie e jumper di configurazione leggibili da software; 1 led di attivit; 2 linee seriali in rs 232 di cui una settabile in rs 422 , rs 485 o current loop , supporto per protocolli hdlc , sdlc , ecc. con baud rate fino a 115 kbaud ; 40 linee di i/o ttl ; 4 timer counter ; 8 linee di a/d converter con sample & hold , 5,5 m s, range 0 ? 2,5v con possibilit di lavorare in differenziale( 2,5v), 12 bits+segno, oltre 140.000 conversioni al secondo, sequencer interno, funzione di self calibration e programmazione del conversion rates , possibilit di monitorare autonomamente un ingresso analogico generando un int ; circuiteria di power failure in grado di generare interrupt; real time clock in grado di gestire giorno, mese, anno, giorno della settimana, ore, minuti, secondi e di generare un int con cadenze definibili da software; watch dog resettabili da software visualizzati tramite led ; circuiteria di back up per ram e rtc con batteria al litio e connettore per eventuale batteria esterna; unica tensione di alimentazione a 5vdc , 260 ma ; vasta disponibilit di software di base e di ambienti di sviluppo che consentono di poter utilizzare la scheda tramite un normale pc , tra i pacchetti disponibili si possono citare: fgdos 150 ; pascal 80 ; cbz 80 ; nsb8 ; rsd 150 ; hi tech c 80 ; get 80 ; dds micro c 85 ; embedded pascal ; no ice z80 ; ecc.
via dell' artigiano, 8/6 40016 san giorgio di piano (bologna) italy e-mail: grifo@grifo.it http://www.grifo.it http://www.grifo.com tel. +39 051 892.052 (r.a.) fax: +39 051 893.661 , gpc ? , grifo ? , sono marchi registrati della ditta grifo ? grifo ? italian technology manuale tecnico gpc ? 150 general purpose controller z84c15 gpc ? 150 edizione 3.00 rel. 23 febbraio 2000 vincoli sulla documentazione grifo ? tutti i diritti riservati nessuna parte del presente manuale pu essere riprodotta, trasmessa, trascritta, memo- rizzata in un archivio o tradotta in altre lingue, con qualunque forma o mezzo, sia esso elettronico, meccanico, magnetico ottico, chimico, manuale, senza il permesso scritto della grifo ? . importante tutte le informazioni contenute sul presente manuale sono state accuratamente verifi- cate, ciononostante grifo ? non si assume nessuna responsabilit per danni, diretti o indiretti, a cose e/o persone derivanti da errori, omissioni o dall'uso del presente manuale, del software o dell' hardware ad esso associato. grifo ? altresi si riserva il diritto di modificare il contenuto e la veste di questo manuale senza alcun preavviso, con l' intento di offrire un prodotto sempre migliore, senza che questo rappresenti un obbligo per grifo ? . per le informazioni specifiche dei componenti utilizzati sui nostri prodotti, l'utente deve fare riferimento agli specifici data book delle case costruttrici o delle seconde sorgenti. legenda simboli nel presente manuale possono comparire i seguenti simboli: attenzione: pericolo generico attenzione: pericolo di alta tensione marchi registrati , gpc ? , grifo ? : sono marchi registrati della grifo ? . altre marche o nomi di prodotti sono marchi registrati dei rispettivi proprietari.
italian technology grifo ? pagina i gpc ? 150 rel. 3.00 indice generale introduzione ................................................................................................................... ..... 1 versione scheda ................................................................................................................ .. 1 informazioni generali .................................................................................................. 2 sio ....................................................................................................................... ..................... 3 timer counter ............................................................................................................. .... 3 linee di i/o del pio ...................................................................................................... ... 3 real time clock ........................................................................................................... .. 3 processore di bordo ................................................................................................... 4 comunicazione seriale ............................................................................................. 4 abaco ? bus .......................................................................................................................... 4 dispositivi di clock ..................................................................................................... 6 a/d converter ............................................................................................................. ..... 6 linee di i/o del ppi 82c55 .............................................................................................. 6 watch dog ................................................................................................................. ......... 6 logica di controllo ................................................................................................... 7 dispositivi di memoria ............................................................................................... 7 mmu ....................................................................................................................... .................. 7 caratteristiche tecniche ........................................................................................... 8 caratteristiche generali ...................................................................................... 8 caratteristiche tecniche ...................................................................................... 8 caratteristiche elettriche ................................................................................. 9 installazione .................................................................................................................. ... 10 connessioni con il mondo esterno ................................................................. 10 cn1 - connettore per batteria esterna di back up .......................... 10 cn4 - connettore per port b del ppi 82c55 ................................................ 11 cn3 - connettore per port a e c ppi 82c55 ................................................. 12 cn5 - connettore per ingressi a/d converter ..................................... 14 cn7 - connettore per linee seriali rs 232 e timer counter......... 16 cn6 - connettore per i/o del pio .................................................................... 18 cn2 - connettore per seriale in rs 422, rs 485 e current loop .... 20 k1 - connettore per abaco ? bus ..................................................................... 26 trimmer e tarature ................................................................................................... 28 test point ................................................................................................................ ......... 28 interfacciamento degli i/o con il campo................................................... 29 selezione tipo ingressi analogici ................................................................... 29 segnalazioni visive ................................................................................................... 30 interfacce per i/o digitali .................................................................................... 30
grifo ? italian technology pagina ii gpc ? 150 rel. 3.00 jumpers ................................................................................................................... ........... 32 jumpers a 2 vie ...................................................................................................... ..... 34 jumpers a 3 vie ...................................................................................................... ..... 35 jumper a 4 vie ....................................................................................................... ...... 35 jumper a 5 vie ....................................................................................................... ...... 35 reset e watch dog ....................................................................................................... 36 back up ................................................................................................................... ............ 36 power failure ............................................................................................................. .. 37 interrupts ................................................................................................................ ....... 37 comunicazione seriale ........................................................................................... 38 ingressi di configurazione .................................................................................. 40 selezione memorie ..................................................................................................... 41 descrizione software ................................................................................................... 42 mappaggi ed indirizzamenti ...................................................................................... 46 mappaggio delle risorse di bordo .................................................................. 46 mappaggio i/o ............................................................................................................. .... 47 mappaggio abaco ? bus .............................................................................................. 49 mappaggio memorie ................................................................................................... 49 descrizione software delle periferiche di bordo .................................. 52 memory management unit .................................................................................... 52 a/d converter ............................................................................................................. ... 53 watch dog esterno .................................................................................................... 54 eeprom seriale ............................................................................................................ .54 stato della batteria ................................................................................................ 54 ingressi di configurazione .................................................................................. 55 led di attivita' .......................................................................................................... .... 55 flash eprom seriale ................................................................................................. 56 baud rate generator ................................................................................................ 56 real time clock ........................................................................................................... 57 ppi 82c55 ................................................................................................................. .............. 59 periferiche interne della cpu .......................................................................... 59 schede esterne ................................................................................................................. .60 bibliografia ................................................................................................................... ..... 64 appendice a: schemi elettrici ............................................................................... a-1 appendice b: descrizione componenti di bordo ......................................... b-1 cpu 80c188 .................................................................................................................. ......... b-1 a/d converter lm12h458.......................................................................................... b-15 appendice c: indice analitico ................................................................................ c-1
italian technology grifo ? pagina iii gpc ? 150 rel. 3.00 indice delle figure f igura 1: s chema a blocchi ......................................................................................................... 5 f igura 2: cn1 - c onnettore per batteria esterna di back up ............................................... 10 f igura 3: cn4 - c onnettore per port b del ppi 82c55......................................................... 11 f igura 4: cn3 - c onnettore per port a e c del ppi 82c55 .................................................. 12 f igura 5: s chema del collegamento linee di i/o del ppi ...................................................... 13 f igura 6: cn5 - c onnettore per ingressi a/d converter ...................................................... 14 f igura 7: s chema d ' ingresso a/d converter ........................................................................... 15 f igura 8: cn7 - c onnettore per linee seriali rs 232 e t imer c ounter ............................. 16 f igura 9: s chema di collegamento t imer c ounter ................................................................ 17 f igura 10: s chema di comunicazione seriale ........................................................................... 17 f igura 11: cn5 - c onnettore per i/o del pio ....................................................................... 18 f igura 12: s chema di collegamento pio ................................................................................. 19 f igura 13: cn2 - c onnettore per seriale in rs 422, rs 485 e c urrent l oop .................... 20 f igura 14: e sempio collegamento punto - punto in rs 232 ..................................................... 21 f igura 15: e sempio collegamento punto - punto in rs 422 ..................................................... 21 f igura 16: e sempio collegamento punto - punto in rs 485 ..................................................... 21 f igura 17: e sempio di collegamento in rete in rs 485 .......................................................... 22 f igura 18: f oto scheda .............................................................................................................. 23 f igura 19: e sempio di collegamento punto - punto in c urrent l oop a 4 fili ........................ 24 f igura 20: e sempio di collegamento punto - punto in c urrent l oop a 2 fili ........................ 24 f igura 21: e sempio di collegamento in rete in c urrent l oop passivo ................................. 25 f igura 22: k1 - c onnettore per abaco ? bus ...................................................................... 26 f igura 23: t abella delle segnalazioni visive ......................................................................... 30 f igura 24: d isposizione connettori , memorie , d ip s witch etc . ............................................. 31 f igura 25: t abella riassuntiva jumpers ................................................................................... 32 f igura 26: d isposizione jumpers ................................................................................................ 33 f igura 27: t abella jumpers a 2 vie ........................................................................................... 34 f igura 28: t abella jumpers a 3 vie ........................................................................................... 35 f igura 29: t abella jumpers a 4 vie ........................................................................................... 35 f igura 30: t abella jumpers a 5 vie ........................................................................................... 35 f igura 31: d isposizione driver per comunicazione seriale .................................................... 39 f igura 32: t abella di selezione memorie ................................................................................. 41 f igura 33: p ianta componenti ................................................................................................... 45 f igura 34: t abella indirizzamento i/o - p arte 1 ................................................................... 47 f igura 35: t abella indirizzamento i/o - p arte 2 ................................................................... 48 f igura 36: m appaggio delle memorie con r/e=0 .................................................................... 50 f igura 37: m appaggio delle memorie con r/e=1 .................................................................... 51 f igura 38: t abella possibili programmazioni sezione di mmu ............................................. 53 f igura 39: t abella valori per programmazione baud rate .................................................... 57 f igura 40: s chema delle possibili connessioni ........................................................................ 61 f igura a1: s chema elettrico iac 01 ..................................................................................... a-1 f igura a2: s chema elettrico kd x x 24 .................................................................................. a-2 f igura a3: s chema elettrico qtp 16p .................................................................................. a-3 f igura a4: s chema elettrico qtp 24p - parte 1 .................................................................. a-4 f igura a5: s chema elettrico qtp 24p - parte 2 .................................................................. a-5 f igura a6: s chema elettrico spa 01 ..................................................................................... a-6
grifo ? italian technology pagina iv gpc ? 150 rel. 3.00
italian technology grifo ? pagina 1 gpc ? 150 rel. 3.00 introduzione introduzione l'uso di questi dispositivi rivolto - in via esclusiva - a personale specializzato. scopo di questo manuale la trasmissione delle informazioni necessarie alluso competente e sicuro dei prodotti. esse sono il frutto di unelaborazione continua e sistematica di dati e prove tecniche registrate e validate dal costruttore, in attuazione alle procedure interne di sicurezza e qualit dell'informazione. i dati di seguito riportati sono destinati - in via esclusiva - ad un utenza specializzata, in grado di interagire con i prodotti in condizioni di sicurezza per le persone, per la macchina e per l'ambiente, interpretando un'elementare diagnostica dei guasti e delle condizioni di funzionamento anomale e compiendo semplici operazioni di verifica funzionale, nel pieno rispetto delle norme di sicurezza e salute vigenti. le informazioni riguardanti installazione, montaggio, smontaggio, manutenzione, aggiustaggio, riparazione ed installazione di eventuali accessori, dispositivi ed attrezzature, sono destinate - e quindi eseguibili - sempre ed in via esclusiva da personale specializzato avvertito ed istruito, o direttamente dall'assistenza tecnica autorizzata, nel pieno rispetto delle raccomandazioni trasmesse dal costruttore e delle norme di sicurezza e salute vigenti. i dispositivi non possono essere utilizzati all'aperto. si deve sempre provvedere ad inserire i moduli all'interno di un contenitore a norme di sicurezza che rispetti le vigenti normative. la protezione di questo contenitore non si deve limitare ai soli agenti atmosferici, bens anche a quelli meccanici, elettrici, magnetici, ecc. per un corretto rapporto coi prodotti, necessario garantire leggibilit e conservazione del manuale, anche per futuri riferimenti. in caso di deterioramento o pi semplicemente per ragioni di approfondimento tecnico ed operativo, consultare direttamente lassistenza tecnica autorizzata. al fine di non incontrare problemi nelluso di tali dispositivi, conveniente che lutente - prima di cominciare ad operare - legga con attenzione tutte le informazioni contenute in questo manuale. in una seconda fase, per rintracciare pi facilmente le informazioni necessarie, si pu fare riferimento allindice generale e allindice analitico, posti rispettivamente allinizio ed alla fine del manuale. versione scheda versione scheda il presente manuale riferito alla scheda gpc ? 150 versione 220599 e successive. la validit delle informazioni riportate quindi subordinata al numero di versione della scheda in uso e l'utente deve quindi sempre verificare la giusta corrispondenza tra le due indicazioni. sulla scheda il numero di versione riportato in pi punti sia a livello di serigrafia che di stampato (ad esempio sul bordo esterno della scheda, a fianco della batteria bt1 e del connettore cn1, sia sul lato componenti che sul lato stagnature).
grifo ? italian technology pagina 2 gpc ? 150 rel. 3.00 informazioni generali informazioni generali la scheda gpc ? 150 un potente modulo di controllo e di gestione nel formato standard singola europa da 100x160 mm. essa opera sul potente bus industriale abaco ? , di cui sfrutta la ricca serie di periferiche, intelligenti e non, disponibili su questo bus. la gpc ? 150 basata sulla potente e diffusa cpu z84c15 zilog , codice compatibile con il famoso z80 , ed ha a bordo scheda notevoli risorse hardware. particolarmente interessante la disponibilit di 8 linee di a/d converter ad alta velocit da 13 bits. la estrema modularit e la notevole completezza di risorse hardware della scheda gpc ? 150 le consentono di poter affrontare applicazioni anche di notevole complessit con estrema disinvoltura. e' inoltre il componente ideale in tutte le applicazioni che richiedono molta memoria, infatti a bordo scheda si pu raggiungere una configurazione massima superiore ai 5m bytes . la programmazione e l'uso delle risorse della scheda diventa estremamente semplice grazie all'uso del potente sistema operativo romato fgdos . esso supporta i linguaggi ad alto livello quali compilatori basic, pascal, c, ecc.; mette a disposizione le risorse di memoria come se fossero rom/ram disk , consentendo un immediato utilizzo ad alto livello di questi dispositivi. consente inoltre la gestione diretta di display lcd o fluorescenti , di una tastiera a matrice, di una stampante parallela e delle schede pcmcia di ram cards . fgdos , oltre alla nota facilit di sviluppo e prova, consente di programmare direttamente a bordo scheda una flash con il programma utente. la gpc ? 150 dotata di una serie di connettori normalizzati, standard abaco ? , che le consentono di utilizzare immediatamente la numerosa serie di moduli block di i/o oppure permettono il collegamento, in modo molto semplice ed economico, delle interfacce da campo costruite direttamente dallutente o da terze parti. - formato singola europa da 100x160mm con interfaccia per il bus industriale abaco ? . - cpu cmos 84c15 con quarzo da 32 mhz . - fino a 512k eprom o flash eprom e fino a 512k sram . tramite fgdos la memoria eccedente i 64k vista come ram/rom disk . e' possibile cancellare e riprogrammare autonomamente la flash di bordo con il programma utente. - eeprom seriale fino a 8 k. - flash eprom seriale disponibile in diversi formati, fino ad un massimo di 4 m . - dip switch da 8 vie e jumper di configurazione leggibili da software. - 1 led di attivit, posizionato sul frontale, gestibile da software. - 2 linee seriali in rs 232 di cui una settabile in rs 422 , rs 485 o current loop gestite dal potente sio che supporta i protocolli hdlc , sdlc , ecc. con baud rate settabile da software, fino a 115 kbaud . - 40 linee di i/o ttl , settabili da software, di cui 24 gestite dal ppi 82c55 e 16 gestite dal pio . - 4 timer counter ad 8 bits di cui 2 usati come baud rate generator e 2 riportati su connettore. - 8 linee di a/d converter con sample & hold , 5,5 m s, range 0 ? 2,5v con possibilit di lavorare in differenziale( 2,5v), 12 bits+segno, gestite dal potente lm 12h458 . sviluppa oltre 140.000 conversioni al secondo, dispone di un sequencer interno, funzione di self calibration e programmazione del conversion rates. ha la possibilit di monitorare autonomamente un ingresso analogico generando un int quando questo esce dai limiti impostati. - circuiteria di power failure in grado di generare interrupt. - real time clock in grado di gestire giorno, mese, anno, giorno della settimana, ore, minuti, secondi e di generare un int con cadenze definibili da software.
italian technology grifo ? pagina 3 gpc ? 150 rel. 3.00 - watch dog resettabili da software visualizzati tramite led . - circuiteria di back up per sram e rtc con batteria al litio e connettore per eventuale batteria esterna. lo stato di carica acquisibile via software. - unica tensione di alimentazione a 5vdc , 260 ma . - vasta disponibilit di software di base e di ambienti di sviluppo che consentono di poter utilizzare la scheda tramite un normale pc . tra i pacchetti disponibili si possono citare: fgdos 150 ; pascal 80 ; cbz 80 ; nsb8 ; rsd 150 ; hi tech c 80 ; get 80 ; dds micro c 85 ; embedded pascal ; no ice z80 ; ecc. sio periferica in grado di gestire due linee per la comunicazione seriale. il dispositivo pu essere utilizzato per la comunicazione con tutti i sistemi provvisti di una linea seriale bufferata in rs 232, rs 422, rs 485 o current loop. dal punto di vista software infatti definibile la velocit di comunicazione, la lunghezza della parola, il numero di stop bit, la parit e lo stato dei segnali di handshake hardware. il tutto avviene tramite una semplice programmazione di 4 registri allocati nello spazio di i/o della cpu da unapposita logica di controllo. timer counter la sezione di timer counter di bordo costituita dalla sezione ctc del microprocessore e dispone di 4 canali ad 8 bit indipendenti e programmabili via software. la periferica vista tramite 4 registri, situati nello spazio di i/o dalla logica di controllo della scheda, con cui possono essere definite le modalit di funzionamento (timer o counter, prescaler, trigger, ecc.) e l'eventuale generazione d'interrupt. due dei quattro canali sono usati come baud rate generator per le linee seriali. linee di i/o del pio periferica in grado di gestire due port paralleli da 8 bit per un totale di 16 linee di i/o logico a livello ttl, con direzionalit settabile a livello di bit. tali linee di i/o hanno la possibilit di generare interrupt. in questo modo una determinata condizione esterna pu distogliere la cpu dalle normali operazioni, in modo da rispondere sempre e prontamente a tutti gli eventi. il pio viene completamente gestito via software tramite la programmazione di 4 registri situati nello spazio di i/o della cpu da unapposita logica di controllo. real time clock il modulo di real time clock da montare su ic5 grado di gestire ore, minuti, secondi, giorno del mese, mese, anno e giorno della settimana in modo completamente autonomo. l'alimentazione del componente fornita dalla circuiteria di back up in modo da garantire la validit dei dati in ogni condizione operative ed completamente gestito via software, tramite la programmazione di 16 registri situati nello spazio di i/o della cpu da unapposita logica di controllo. la sezione di rtc pu inoltre generare interrupt in corrispondenza di intervalli di tempo programmabili via software in lodo da poter periodicamente distogliere la cpu dalle normali operazioni oppure periodicamente risvegliarla dagli stati di halt, idle, stop mode.
grifo ? italian technology pagina 4 gpc ? 150 rel. 3.00 processore di bordo la scheda gpc ? 150 predisposta per accettare il processore z84c15 prodotto dalla zilog. tale processore ad 8 bit codice compatibile con lo z80 ed quindi caratterizzato da un esteso set di istruzioni (158), da unalta velocit di esecuzone e di manipolazione dati e da un efficiente gestione vettorizzata degli interrupts. di fondamentale importanza la presenza delle seguenti periferiche interne al microprocessore: - 16 linee di i/o settabili a livello di bit in grado di generare interrupts (pio); - 4 timer counter ad 8 bit, con funzione di prescaler programmabile (ctc); - 2 linee seriali asincrone o sincrone complete di segnali di handshake (sio); - watch dog timer; - wait state generator; - frequenza di clock programmabile; - interrupt controller; - possibilit di operare in idle e stop mode, per minimizzare i consumi; per maggiori informazioni a riguardo di questo componente si faccia riferimento allapposita documentazione dellla casa costruttrice, oppure allappendice b di questo manuale. comunicazione seriale la comunicazione seriale completamente settabile via software per quanto riguarda sia il protocollo sia la velocit (da un minimo di 600 ad un massimo di 155200 baud) ed in modo completamente autonomo per entrambe le linee di comunicazione. tali settaggi avvengono tramite la programmazione del sio interno allo z84c15 e della sezione di baud rate generator, di cui la scheda provvista, quindi per ulteriori informazioni si faccia riferimento alla documentazione tecnica della casa costruttrice o allappendice b di questo manuale. dal punto di vista hardware invece possibile selezionare, tramite una serie di comodi jumpers, il protocollo fisico di comunicazione. in particolare una linea sempre bufferata in rs 232, mentre la rimanente pu essere bufferata in rs 232, rs 422, rs 485 o current loop; in questultimo caso definibile anche se la comunicazione avviene in full duplex o half duplex. abaco ? bus una delle caratteristiche di fondamentale importanza della gpc ? 150 quella di disporre dell'interfacciamento nei confronti del bus industriale abaco ? : ovvero un connettore normalizzato con cui possibile collegare la scheda ad una serie di moduli esterni intelligenti e non. tra questi si trovano moduli per acquisizione di segnali analogici (a/d), per la generazione di segnali analogici (d/a), per gestione di linee di i/o logico, per counter, ecc. e ne possono essere realizzati anche su specifiche richieste dell'utente. utilizzando mother board come l' abb 03 o l' abb 05 inoltre possibile gestire anche le schede periferiche della serie 3 e 4 provviste di abaco ? i/o bus . tale caratteristica rende la scheda espandibile con un ottimo rapporto prezzo/prestazioni e quindi adatta a risolvere molti dei problemi dell'automazione industriale.
italian technology grifo ? pagina 5 gpc ? 150 rel. 3.00 f igura 1: s chema a blocchi bus interface section k1 - bus abaco ? conf. input ppi 82c55 cn3 16 i/o lines serial drivers rs 232, rs 422, rs 485, current loop cpu 84c15 cn4 8 i/o lines m m u sram ic 8 eprom or flash eprom ic 10 eeprom ic 19 activity and status leds reset, watch dog and power failure control logic real time clock a/d lm12h458 serial flash eprom ic 13 serial flash eprom ic 14 on board battery cn5 8 a/d lines cn2 serial lines cn7 serial lines, ctc cn6 16 i/o lines cn1 ext. battery
grifo ? italian technology pagina 6 gpc ? 150 rel. 3.00 dispositivi di clock sulla gpc ? 150 sono presenti tre circuiti separati che provvedono a generare rispettivamente la frequenza di clock per la cpu (32 mhz), la frequenza per la generazione del baud rate (1,8432 mhz), relativo alle linee di comunicazione seriale della scheda e il clock per il convertitore a/d (8 mhz). la scelta di utilizzare tre circuiti e quindi tre quarzi indipendenti, legata alla possibilit di poter variare la frequenza di lavoro della cpu senza dover intervenire sul software di gestione della comunicazione ed allo stesso tempo avere la possibilit di raggiungere le massime prestazioni in termini di tempo, sia per quanto riguarda lesecuzione che la comunicazione seriale . a/d converter la sezione opzionale di a/d converter della gpc ? 150 basata sul potente lm 12h458 in grado di acquisire 8 canali nel range 0 ? 2,490v o 0 ? 5,000v in tensione o 0 ? 20 ma o 4 ? 20 ma in corrente oppure 4 canali differenziali nel range 2,490v o 5,000v, con una risoluzione massima di 12 bits pi segno. la sezione provvista di sample & hold , di un a/d converter ad approssimazioni sucessive, con 5,5 m s di tempo di conversione, ed in grado di sviluppa oltre 140.000 conversioni al secondo. alcune caratteristiche come: un sequencer interno, il trasferimento dati in dma , la funzione di self calibration , la programmazione del conversion rates , il settaggio della risoluzione , una fifo per le conversioni ed il controllo autonomo di limiti (monitorizza un ingresso analogico generando un interrupt quando questo esce dai valori impostati), facilitano notevolmente la sua gestione senza continuamente richiedere l'intervento della cpu. dal punto di vista software sono programmabili tutte le funzionalit del componente tramite 27 registri situati nello spazio di i/o. il codice dell'opzione a/d converter da specificare in fase di ordine .ad . linee di i/o del ppi 82c55 periferica in grado di gestire tre port paralleli da 8 bit per un totale di 24 linee di i/o logico a livello ttl, con direzionalit settabile a livello di byte. tali linee di i/o aprono ulteriori possibilit di impiego della gpc ? 150 (ad esempio nella gestione di periferiche non intelligenti, interfacce, ecc.) anche quando lhandshake delle comunicazioni completamente da gestire via software. il chip ppi 82c55 viene completamente gestito via software tramite la programmazione di 4 registri situati nello spazio di i/o della cpu da unapposita logica di controllo. watch dog la scheda gpc ? 150 provvista di due circuiterie separate di watch dog che, se utilizzate, consentono di uscire da stati di loop infinito o da condizioni anomale non previste dal programma applicativo. tali circuiterie sono composte da una sezione monostabile interna al microprocessore caratterizzata da un tempo di intervento programmabile e da una sezione astabile/monostabile esterna con un tempo dintervento tipico di circa 1420 msec. la gestione avviene completamente via software (tramite lacceso ad opportuni registri situati nello spazio dindirizzamento della cpu) e conferisce al sistema basato sulla scheda, una sicurezza estrema.
italian technology grifo ? pagina 7 gpc ? 150 rel. 3.00 logica di controllo il mappaggio di tutti i registri delle periferiche presenti sulla scheda e dei dispositivi di memoria, affidata ad unopportuna logica di controllo che si occupa di allocare tali dispositivi nello spazio dindirizzamento della cpu. per maggiori informazioni fare riferimento al paragrafo mappaggio dell'i/o. dispositivi di memoria e possibile dotare la scheda di un massimo di 5128kbytes di memoria variamente suddivisi con un massimo di 512kbytes di eprom o flash eprom, 512kbytes di sram, 8kbytes di eeprom seriale ed infine due moduli da 2048kbytes di flash eprom seriale. la scelta della configurazione delle memorie presenti sulla scheda pu avvenire in relazione allapplicazione da risolvere e quindi in relazione alle esigenze dellutente. da questo punto di vista si ricorda che la scheda viene normalmente fornita con i soli 128kbytes di sram di lavoro e che tutte le rimanenti memorie devono essere quindi opportunamente specificate in fase di ordine della scheda. sfruttando la circuiteria di back up e l'eventuale bateria tampone esterna, la eeprom seriale ele flash seriali si ha la possibilit di mantenere i dati anche in assenza di alimentazione. questa caratteristica fornisce alla scheda la possibilit di ricordare in ogni condizione, una serie di parametri come ad esempio la configurazione o lo stato del sistema . il mappaggio delle risorse di memoria avviene tramite una opportuna circuiteria di bordo, che provvede ad allocare i dispositivi allinterno dello spazio dindirizzamento del microprocessore. per maggiori informazioni fare riferimento al capitolo descrizione hardware e descrizione software delle periferiche di bordo. per una descrizione pi approfondita sui dispositivi di memoria, sugli zoccoli da utilizzare e sullo strippaggio della scheda, fare riferimento al paragrafo selezione memorie. mmu al fine di poter gestire in modo pratico ed efficace le configurazioni di memoria di cui pu essere dotata la gpc ? 150 , a partire dallo spazio dindirizzamento logico di 64 kbyte del microprocessore, stata prevista unapposita sezione di mmu. tale sezione provvede tramite una facile programmazione software, lallocazione dei 64k di lavoro allinterno dello spazio di memoria massimo di 5128k. per ulteriori informazioni a riguardo dei dispositivi periferici descritti, si faccia riferimento alla documentazione tecnica della casa costruttrice o allappendice b di questo manuale.
grifo ? italian technology pagina 8 gpc ? 150 rel. 3.00 caratteristiche tecniche caratteristiche tecniche caratteristiche generali risorse della scheda: 24 input/output programmabili ttl (ppi 82c55) 16 input/output (pio) 4 timer counter ad 8 bit a livello ttl (ctc) 1 linea bidirezionale rs 232 1 linea bidirezionale rs 232, rs 422, rs 485 o current loop 1 watch dog interno alla cpu 1 watch dog esterno 1 real time clock 1 dip switch da 8 dips bus industriale abaco ? memoria indirizzabile: ic 10: eprom da 128k x 8 a 512k x 8 flash eprom da 128k x 8 a 512k x 8 ic 8: sram da 128k x 8 o 512kx8 ic 34: eeprom seriale da 256 byte a 8192 byte ic13: flash eeprom seriale da 64kx8 a 2048kx8 ic14: flash eeprom seriale da 64kx8 a 2048kx8 cpu di bordo: zilog 84c15 frequenza quarzo cpu: 32 mhz frequenza clock a/d: 8 mhz frequenza baud rate generator: 1,8432 mhz risoluzione a/d: 12 bit + segno tempo conversione a/d: 5,5 m sec tempo intervento watch dog: da 940 msec a 2060 msec (tipico 1420 msec) caratteristiche tecniche dimensioni: (l x a x p): formato europa: 100 x 160 x 15 mm peso: 185 g (versione base) connettori: k1: 64 pin din 41612 corpo c cn1: 2 vie scatolino verticale m cn2: 5 vie scatolino verticale m cn3: 20 vie scatolino verticale m
italian technology grifo ? pagina 9 gpc ? 150 rel. 3.00 cn4: 20 vie scatolino verticale m cn5: 20 vie scatolino 90 gradi m cn6: 20 vie scatolino 90 gradi m cn7: 16 vie scatolino 90 gradi m range di temperatura: da 0 a 70 gradi centigradi umidit relativa: 20% fino a 90% (senza condensa) caratteristiche elettriche tensione di alimentazione: +5 vcc corrente assorbita sui 5 vdc: 252 ma nella configurazione base 360 ma nella configurazione massima batteria di bordo di back up: 3,0 vdc; 1/2 aa batteria esterna di back up: 3,6 ? 5 vdc corrente di back up: 3,4 m a (batteria di bordo) 5,1 m a (batteria esterna da 3,6 v) ingressi analogici: 0 ? 2,490 v; 2,490 v; 0 ? 5,000 v; 5,000 v 0 ? 20 ma; 4 ? 20 ma (con modulo do conversione) impedenza ingressi analogici: < 4k w rete terminazione rs 422, 485: resistenza terminazione linea= 120 w resistenza di pull-up sul positivo= 3,3k w resistenza di pull-down sul negativo= 3,3k w soglia intervento power failure: 52 mv prima dell'intervento del reset
grifo ? italian technology pagina 10 gpc ? 150 rel. 3.00 installazione installazione in questo capitolo saranno illustrate tutte le operazioni da effettuare per il corretto utilizzo della scheda. a questo scopo viene riportata l'ubicazione e la funzione degli strip, dei connettori, dei trimmers, dei leds, ecc. presenti sulla gpc ? 150 . connessioni con il mondo esterno l modulo gpc ? 150 provvisto di 8 connettori con cui vengono effettuati tutti i collegamenti con il campo e con le altre schede del sistema di controllo da realizzare. di seguito viene riportato il loro pin out ed il significato dei segnali collegati; per una facile individuazione di tali connettori, si faccia riferimento alla figura 24, mentre per ulteriori informazioni a riguardo del tipo di connessioni, fare riferimento alle figure successive che illustrano il tipo di collegamento effettuato a bordo scheda. cn1 - connettore per batteria esterna di back up cn1 un connettore a scatolino, verticale, maschio, con passo 2,54 mm a 2 vie. tramite cn1 pu essere collegata una batteria esterna che provvede a mantenere i dati delle sram di bordo ed a garantire il funzionamento del real time clock, in assenza di tensione di alimentazione (per maggiori informazioni fare riferimento al paragrafo back up. f igura 2: cn1 - c onnettore per batteria esterna di back up legenda: +vbat = i - positivo della batteria esterna di back up. gnd = - negativo della batteria esterna di back up. +vbat gnd 1 2
italian technology grifo ? pagina 11 gpc ? 150 rel. 3.00 cn4 - connettore per port b del ppi 82c55 cn4 un connettore a scatolino verticale con passo 2.54 mm a 20 piedini. tramite cn4 si effettua la connessione delle 8 linee di i/o digitale gestite dal port b del ppi 82c55, con il campo. tutti i parametri che riguardano l'uso di questo componente (direzionalit, modo di gestione dati, ecc.) sono definibili via software tramite la programmazione della stesso. i segnali del ppi coincidono con segnali logici a livello ttl e seguono il pin out standardizzato i/o abaco ? . f igura 3: cn4 - c onnettore per port b del ppi 82c55 legenda: ppi pb.n = i/o - linea digitale ttl n del port b del ppi 82c55 +5 vdc = o - linea di alimentazione a +5 vcc gnd = - linea di massa digitale n.c. = - non collegato 12 34 56 78 910 11 12 13 14 15 16 17 18 19 20 ppi pb.1 ppi pb.3 ppi pb.5 ppi pb.7 n.c . gnd n.c . ppi pb.0 ppi pb.2 ppi pb.4 ppi pb.6 n.c. +5vdc n.c. n.c. n.c. n.c. n.c. n.c. n.c. n.c.
grifo ? italian technology pagina 12 gpc ? 150 rel. 3.00 cn3 - connettore per port a e c ppi 82c55 cn3 un connettore a scatolino verticale con passo 2.54 mm a 20 piedini. tramite cn3 si effettua la connessione delle 16 linee di i/o digitale gestite dai port a,c del ppi 82c55, con il campo. tutti i parametri che riguardano l'uso di questo componente (direzionalit, modo di gestione dati, ecc.) sono definibili via software tramite la programmazione della stesso. i segnali del ppi coincidono con segnali logici a livello ttl e seguono il pin out standardizzato i/o abaco ? . f igura 4: cn3 - c onnettore per port a e c del ppi 82c55 legenda: ppi pa.n = i/o - linea digitale ttl n del port a del ppi 82c55 ppi pc.n = i/o - linea digitale ttl n del port c del ppi 82c55 +5 vdc = o - linea di alimentazione a +5 vcc gnd = - linea di massa digitale n.c. = - non collegato 12 34 56 78 910 11 12 13 14 15 16 17 18 19 20 ppi pa.1 ppi pa.3 ppi pa.5 ppi pa.7 ppi pc.6 ppi pc.4 ppi pc.2 ppi pc.0 gnd n.c. ppi pa.0 ppi pa.2 ppi pa.4 ppi pa.6 ppi pc.7 ppi pc.5 ppi pc.3 ppi pc.1 +5 vdc n.c.
italian technology grifo ? pagina 13 gpc ? 150 rel. 3.00 f igura 5: s chema del collegamento linee di i/o del ppi cn3 port c 8 lines pin 9 ? 16 8 lines pin 1 ? 8 port a port b 8 lines pin 1 ? 8 cn4 ppi 82c55 +5 vdc +5 vdc
grifo ? italian technology pagina 14 gpc ? 150 rel. 3.00 cn5 - connettore per ingressi a/d converter cn5 un connettore a scatolino a 90 gradi con passo 2.54 mm a 20 piedini. tramite cn5 possono essere collegate le 8 linee analogiche d'ingresso all'apposita circuiteria esterna. tali linee sono direttamente collegate all'a/d di bordo della scheda, sono a bassa impedenza, sono provviste di un condensatore di filtro e possono variare nel range 0 ? 2,490 v o 0 ? 5,000 v nel caso di ingressi singoli o nel rande 2,490 v o 5,000 v nel caso di ingressi differenziali. tramite l'installazione di un opportuno modulo di conversione inoltre possibile acquisire gli 8 ingressi singoli in corrente nel range 0 ? 20 ma o 4 ? 20 ma. la gestione della conversione completamente effettuata via software tramite la programmazione dell'lm 12h458, mentre la disposizione dei segnali su questo connettore studiata in modo da ridurre tutti i problemi di rumore ed interferenza, garantendo quindi un'ottima trasmissione del segnale. f igura 6: cn5 - c onnettore per ingressi a/d converter legenda: chn = i - linea analogica d'ingresso collegata al canale n dell'a/d converter agnd = - linea di massa analogica +5 vdc = o - linea di alimentazione a +5 vcc gnd = - linea di massa digitale n.c. = - non collegato 12 34 56 78 910 11 12 13 14 15 16 17 18 19 20 +5 vdc agnd agnd agnd agnd agnd agnd agnd agnd n.c. n.c. ch0 ch1 ch2 ch3 ch7 ch5 ch6 ch4 gnd
italian technology grifo ? pagina 15 gpc ? 150 rel. 3.00 f igura 7: s chema d ' ingresso a/d converter vref. cn5 a/d lm 12h458 in7 in6 in5 in4 in3 in2 in1 in0 gnd 6 8 10 12 14 18 20 16 5, 7, 9, 11, 13, 15, 17, 19 agnd
grifo ? italian technology pagina 16 gpc ? 150 rel. 3.00 cn7 - connettore per linee seriali rs 232 e timer counter cn7 un connettore a scatolino a 90 gradi con passo 2.54 mm a 16 piedini. tramite cn7 si effettua la connessione delle due linee seriali in rs 232 ed i timer counter t0 e t1 a bordo della cpu con l'ambiente esterno. le due linee seriali sono gestibili via hardware e via software tramite lo strippaggio di appositi jumpers e la programmazione degli appositi registri interni dello z84c15. i segnali presenti su questo connettore coincidono con segnali logici a livello ttl e segnali a livello rs 232, secondo le normative definite dal ccitt; la disposizione dei segnali, invece stata studiata in modo da ridurre al minimo le interferenze ed in modo da facilitare la connessione con il campo. f igura 8: cn7 - c onnettore per linee seriali rs 232 e t imer c ounter legenda: rxa, b rs232 = i - receive data: linea di ricezione in rs 232 della linea seriale a, b txa, b rs232 = o - trasmit data: linea di trasmissione in rs 232 della linea seriale a o b cts a, b rs232 = i - clear to send: linea di abilitazione della trasmissione in rs 232 della linea seriale a o b rts a, b rs232 = o - request to send: linea di richiesta di trasmissione in rs 232 della linea seriale a o b clk tn = i - clock trigger del contatore n del ctc a livello ttl zc tn = o - zero count timer del contatore n a livello ttl gnd = - linea di massa 12 34 56 78 910 11 12 13 14 15 16 n.c. ctsb rs232 rxb rs232 ctsa rs232 rxa rs232 clk t0 n.c. rtsb rs232 txb rs232 rtsa rs232 txa rs232 zc t0 zc t1 gnd clk t1 n.c.
italian technology grifo ? pagina 17 gpc ? 150 rel. 3.00 f igura 9: s chema di collegamento t imer c ounter f igura 10: s chema di comunicazione seriale cn7 cpu z84c15 12 14 11 13 zc0 zc1 clk, trg0 +5vdc clk, trg1 +5vdc s i o z 8 4 c 1 5 drivers rs 232 c n 2 drivers rs 422 rs 485 current loop c n 7 line a line b clk, trg2 clk, trg3 ctc ctc 2 ctc 3 baud rate line b baud rate line a
grifo ? italian technology pagina 18 gpc ? 150 rel. 3.00 cn6 - connettore per i/o del pio cn6 un connettore a scatolino verticale con passo 2.54 mm a 20 piedini. tramite cn6 si effettua la connessione tra linterfaccia periferica programmabile pio interna alla cpu e lambiente esterno, utilizzando i due port paralleli ad 8 bit e le linee di handshake di cui dispone. i segnali presenti su questo connettore coincidono con segnali logici a livello ttl. f igura 11: cn5 - c onnettore per i/o del pio legenda: pio pa.n = i/o - linea digitale n del port a del pio pio pb.n = i/o - linea digitale n del port b del pio vcc = o - linea di alimentazione a +5 vcc gnd = - linea di massa n.c. = - non collegato 12 34 56 78 910 11 12 13 14 15 16 17 18 19 20 pio pa.1 pio pa.3 pio pa.5 pio pa.7 pio pb.6 pio pb.4 pio pb.2 pio pb.0 gnd n.c. pio pa.0 pio pa.2 pio pa.4 pio pa.6 pio pb.7 pio pb.5 pio pb.3 pio pb.1 +5 vdc n.c.
italian technology grifo ? pagina 19 gpc ? 150 rel. 3.00 f igura 12: s chema di collegamento pio sulla scheda sono accessibili le piazzole pz1, pz2, pz3 e pz4 che trasportano i segnali di ready e di /strobe dei port a e b. tramite questi segnali possibile realizzare una comunicazione parallela ad alta velocit. cn6 port b 8 lines pin 9 ? 16 8 lines pin 1 ? 8 port a ardy pio z84c15 +5 vdc +5 vdc /astb brdy /bstb pz1 pz2 pz3 pz4
grifo ? italian technology pagina 20 gpc ? 150 rel. 3.00 cn2 - connettore per seriale in rs 422, rs 485 e current loop cn2 un connettore a scatolino verticale con passo 2.54 mm a 5 piedini. su questo connettore sono riportati tutti i segnali per la comunicazione in rs 422, rs 485 e current loop della linea seriale b. la disposizione di tali segnali stata studiata in modo da ridurre al minimo le interferenze ed in modo da facilitare le connessioni con il campo, mentre i segnali rispettano le normative definite dal ccitt relative ad ognuno degli standard di comunicazione usati. si ricorda inoltre che l'interfaccia current loop di tipo passivo. f igura 13: cn2 - c onnettore per seriale in rs 422, rs 485 e c urrent l oop legenda: rxb- rs422 = i - receive data negative: linea bipolare negativa di ricezione differenziale in rs 422 della seriale b rxb+ rs422 = i - receive data positive: linea bipolare positiva di ricezione differenziale in rs 422 della seriale b txb- rs422 = o - transmit data negative: linea bipolare negativa di trasmissione differenziale in rs 422 della seriale b txb+ rs422 = o - transmit data positive: linea bipolare positiva di trasmissione differenziale in rs 422 della seriale b rxtxb- rs485 = i/o - receive transmit data negative: linea bipolare negativa di ricezione e trasmissione differenziale in rs 485 della seriale b rxtxb+ rs485 = i/o -receive transmit data positive: linea bipolare positiva di ricezione e trasmissione differenziale in rs 485 della seriale b rxb- c.l. = i - receive data negative: linea bipolare negativa di ricezione in current loop della seriale b rxb+ c.l. = i - receive data positive: linea bipolare positiva di ricezione in current loop della seriale b txb- c.l. = o - transmit data negative: linea bipolare negativa di trasmissione in current loop della seriale b txb+ c.l. = o - transmit data positive: linea bipolare positiva di trasmissione in current loop della seriale b +5 vdc = i - linea di alimentazione a +5 vcc gnd = - linea di massa digitale rxb+ rs422, rxtxb+ rs485 rxb+ c.l. 1 5 gnd 2 4 3 rxb- rs422, rxtxb- rs485 rxb- c.l. txb+ rs422, txb+ c.l. txb- rs422, txb- c.l.
italian technology grifo ? pagina 21 gpc ? 150 rel. 3.00 f igura 14: e sempio collegamento punto - punto in rs 232 f igura 15: e sempio collegamento punto - punto in rs 422 f igura 16: e sempio collegamento punto - punto in rs 485 external systems cn7 gpc ? 150 2 gnd gnd rx 9 rxa rs232, 5 rxa rs232 tx rts cts 10 txa rs232, 6 txb rs232 8 rtsa rs232, 4 rtsb rs232 7 ctsa rs232, 3 ctsb rs232 5 4 3 rxb- rs422 rxb+ rs422 gnd gnd tx + tx - external system cn2 gpc ? 150 1 2 txb- rs422 txb+ rs422 rx + rx - 5 4 3 rxtxb- rs485 rxtxb+ rs485 gnd gnd tx / rx + tx / rx - external system cn2 gpc ? 150
grifo ? italian technology pagina 22 gpc ? 150 rel. 3.00 f igura 17: e sempio di collegamento in rete in rs 485 da notare che in una rete rs 485, devono essere presenti due resistenze di forzatura lungo la linea e due resitenze di terminazione (120 w ), alle estremit della stessa, rispettivamente vicino all'unit master ed all'ultima unit slave. a bordo della gpc ? 150 presente la circuiteria di terminazione e forzatura, che pu essere inserita o disinserita, tramite appositi jumpers, come illutrato in seguito. in merito alla resistenza di terminazione dell'unit master, provvedere a collegarla solo se questa non gi presente al suo interno (ad esempio molti convertitori rs232-rs485 ne sono gi provvisti). per maggiori informazioni consultare il data-book texas instruments, " rs 422 and rs 485 interface cicuits ", nella parte introduttiva riguardante le reti rs 422-485. txrx + - gnd master 120 w gpc ? 150 txrxb + - slave n gnd +5v txrxb + - gnd slave 2 txrxb + - gnd slave 1 gpc ? 150 4 5 3 4 5 3 4 5 3 cn2 cn2 cn2 gpc ? 150
italian technology grifo ? pagina 23 gpc ? 150 rel. 3.00 f igura 18: f oto scheda
grifo ? italian technology pagina 24 gpc ? 150 rel. 3.00 f igura 19: e sempio di collegamento punto - punto in c urrent l oop a 4 fili f igura 20: e sempio di collegamento punto - punto in c urrent l oop a 2 fili 5 4 rxb- c.l. rxb+ c.l. tx - tx + external system cn2 gpc ? 150 1 2 txb- c.l. txb+ c.l. rx - rx + -+ vcl r 5 4 rxb- c.l. rxb+ c.l. tx - tx + external system cn4 gpc ? 150 1 2 txb- c.l. txb+ c.l. rx - rx + -+ vcl r r
italian technology grifo ? pagina 25 gpc ? 150 rel. 3.00 f igura 21: e sempio di collegamento in rete in c urrent l oop passivo per il collegamento in current loop passivo sono possibili due diversi tipi di collegamento: a 2 fili ed a 4 fili. tali connessioni sono riportate nelle figure 19 e 20; in esse indicata la tensione per alimentare lanello ( vcl ) e le resistenze di limitazione della corrente ( r ). i valori di tali componenti variano in funzione del numero di dispositivi collegati e della caduta sul cavo di collegamento; bisogna quindi effettuare la scelta considerando che: - si deve garantire la circolazione di una corrente di 20 ma ; - su ogni trasmettitore cadono mediamente 2,35 v con una corrente di 20 ma; - su ogni ricevitore cadono mediamente 2,52 v con una corrente di 20 ma; - in caso di cortocircuito sulla rete ogni trasmettitore dissipi al massimo 125 mw ; - in caso di cortocircuito sulla rete ogni ricevitore dissipi al massimo 90 mw . per maggiori informazioni consultare il data-book hewlett-packard, nella parte che riguarda gli opto-accoppiatori per current loop denominati hcpl 4100 e hcpl 4200 . tx + - master gpc ? 150 slave n slave 2 gpc ? 150 rxb + - slave 1 gpc ? 150 rx + - 5 4 1 2 - + vcl r r txb + - rxb + - txb + - rxb + - txb + - cn2 cn2 cn2 5 4 1 2 5 4 1 2
grifo ? italian technology pagina 26 gpc ? 150 rel. 3.00 k1 - connettore per abaco ? bus k1 un connettore din 41612 corpo c a 90 gradi da 64 piedini. tramite k1 si effettua la connessione tra la scheda e la serie di moduli esterni di espansione, da utilizzare per l'interfacciamento diretto con il campo. tale collegamento effettuato tramite il bus industriale abaco ? di cui questo connettore riporta i segnali a livello ttl. nella figura seguente riportato il pin out del bus e quindi anche del relativo connettore, con le variazioni per l'utilizzo di cpu a 16 bit rispetto a quelle a 8 bit. f igura 22: k1 - c onnettore per abaco ? bus a a a pin c c c bus a 16 bit bus a 8 bit gpc 150 gpc 150 bus a 8 bit bus a 16 bit gnd gnd gnd 1 gnd gnd gnd +5 vdc +5 vdc +5 vdc 2 +5 vdc +5 vdc +5 vdc d0 d0 d0 3 n.c. d8 d1 d1 d1 4 n.c. d9 d2 d2 d2 5 n.c. d10 d3 d3 d3 6 /int /int /int d4 d4 d4 7 /nmi /nmi /nmi d5 d5 d5 8 n.c. /halt d11 d6 d6 d6 9 n.c. /mreq /mreq d7 d7 d7 10 /iorq /iorq /iorq a0 a0 a0 11 /rd /rd /rdlds a1 a1 a1 12 /wr /wr /wrlds a2 a2 a2 13 n.c. /busak d12 a3 a3 a3 14 n.c. /wait /wait a4 a4 a4 15 n.c. /busrq d13 a5 a5 a5 16 /reset /reset /reset a6 a6 a6 17 n.c. /m1 /iack a7 a7 a7 18 n.c. /rfsh d14 a8 a8 n.c. 19 n.c. /memdis /memdis a9 a9 n.c. 20 n.c. vdusel a22 a10 a10 n.c. 21 n.c. /iei d15 a11 a11 n.c. 22 n.c. a12 a12 n.c. 23 n.c. clk clk a13 a13 n.c. 24 n.c. /rduds a14 a14 n.c. 25 n.c. /wruds a15 a15 n.c. 26 n.c. a21 a16 n.c. 27 n.c. a20 a17 n.c. 28 n.c. a19 a18 n.c. 29 /r.t. /r.t. /r.t. +12 vdc +12 vdc n.c. 30 n.c. -12 vdc -12 vdc +5 vdc +5 vdc +5 vdc 31 +5 vdc +5 vdc +5 vdc gnd gnd gnd 32 gnd gnd gnd
italian technology grifo ? pagina 27 gpc ? 150 rel. 3.00 legenda: cpu a 8 bit a0-a15 = o - address bus: bus degli indirizzi. d0-d7 = i/o - data bus: bus dei dati. /int = i - interrupt request: richiesta dinterrupt. /nmi = i - non mascherable interrupt: richiesta dinterrupt non mascherabile. /halt = o - halt state: stao di halt. /mreq = o - memory request: richiesta di operazione in memoria. /iorq = o - input output request: richiesta di operazione in input output. /rd = o - read cycle status: richiesta di lettura. /wr = o - write cycle status: richiesta di scrittura. /busak = o - bus acknowledge: riconoscimento della richiesta di utilizzo del bus. /wait = i - wait: attesa. /busrq = i - bus request: richiesta di utilizzo del bus. /reset = o - reset: azzeramento. /m1 = o - machine cycle one: primo ciclo macchina. /rfsh = o - refresh: rinfresco per memorie dinamiche. /memdis = i - memory display: segnale emesso dal dispositivo periferico mappato in memoria. vdusel = o - vdu selection: abilitazione per il dispositivo periferico ad essere mappato in memoria. /iei = i - interrupt enable input: abilitazione interrupt da bus in catene di priorit. clk = o - clock: clock di sistema. /r.t. = i - reset tast: tasto di reset. +5 vdc = i - linea di alimentazione a +5 vcc. +12 vdc = o - linea di alimentazione a +12 vcc. -12 vdc = o - linea di alimentazione a -12 vcc. gnd = o - linea di massa per tutti i segnali del bus. n.c. = - non collegato cpu a 16 bit a0-a22 = o - address bus: bus degli indirizzi. d0-d15 = i/o - data bus: bud dei dati. /rd uds = o - read upper data strobe: lettura del byte superiore sul bus dati. /wr uds = o - write upper data strobe: scrittura del byte superiore sul bus dati. /iack = o - interrupt acknowledge: riconoscimento della richiesta dinterrupt da parte della cpu. /rd lds = o - read lower data strobe: lettura del byte inferiore sul bus dati. /wr lds = o - write lower data strobe: scrittura del byte inferiore sul bus dati. n.b. le indicazioni di direzionalit sopra riportate sono riferite ad una scheda di comando ( cpu o gpc ? ) e sono state mantenute inalterate in modo da non avere ambiguit d'interpretazione nel caso di sistemi composti da pi schede.
grifo ? italian technology pagina 28 gpc ? 150 rel. 3.00 trimmer e tarature sulla gpc ? 150 presente il trimmer rv1 utilizzato per la taratura della scheda; tale componente permette di fissare il valore della tensione di riferimento su cui si basa la sezione di a/d converter. la scheda viene sottoposta ad un accurato test di collaudo che provvede a verificare la funzionalit della stessa ed allo stesso tempo a tararla in tutte le sue parti. la taratura viene effettuata in laboratorio a temperatura costante di +20 gradi centigradi, seguendo la procedura di seguito descritta: - si effettua la taratura di precisione della vref della sezione a/d ad un valore di 2,490 v o 5,000 v regolando il trimmer rv1, tramite un multimetro galvanicamente isolato a 5 cifre, sul test point tp1 . - si verifica la corrispondenza tra segnale analogico fornito in ingresso e combinazione letta dalla sezione a/d converter. la verifica viene effettuata fornendo un segnale di verifica con un calibratore campione e controllando che la differenza tra la combinazione determinata dalla scheda e quella determinata in modo teorico, non superi la somma degli errori della sezione a/d. - si blocca il trimmer della scheda, opportunamente tarato, tramite vernice. le sezioni dinterfaccia analogica utilizzano componenti di alta precisione che vengono addirittura scelti in fase di montaggio, proprio per evitare lunghe e complicate procedure di taratura. per questo una volta completato il test di collaudo e quindi la taratura, il trimmer rv1 viene bloccato, in modo da garantire una immunit della taratura anche ad eventuali sollecitazioni meccaniche (vibrazioni, spostamenti, ecc.). la circuiteria di generazione della tensione di riferimento definisce anche il fondo scala per tutti gli 8 canali di ingresso analogico; via software possibile definire la modalit di acquisizione dei segnali tra "single ended" (8 ingressi riferiti ad agnd nel range 0 ? 2,490 v o 0 ? 5,000 v) e "fully differential" (4 ingressi differenziali nel range 2,490 v o 5,000 v), come descritto nell'appendice b di questo manuale. la scelta di questo valore di fondo scala deve essere specificata in fase d'ordine della scheda, infatti implica il montaggio di diversi componenti ed una diversa procedura di taratura. in assenza di indicazioni, la scheda viene fornita nella versione standard con fondo scala a 2,490 v. l'utente di norma non deve intervenire sulla taratura della scheda, ma se lo dovesse fare (a causa di derive termiche, derive del tempo, ecc.) deve rigorosamente seguire la procedura sopra illustrata. per una facile individuazione di rv1 e tp1 a bordo scheda, si faccia riferimento alla figura 24. test point la scheda provvista di un test point denominato tp1, che permette la lettura attraverso un multimetro galvanicamente isolato, della tensione di riferimento che viene regolata in laboratorio a vref=2,4900 v o 5,000 v. il tp1 composto da due contatti con la seguente corrispondenza: pin + -> vref pin - -> gnd per una facile individuazione di tale test point a bordo scheda, si faccia riferimento alla figura 24, mentre per ulteriori informazioni sul segnale vref si veda il paragrafo trimmer e tarature.
italian technology grifo ? pagina 29 gpc ? 150 rel. 3.00 interfacciamento degli i/o con il campo al fine di evitare eventuali problemi di collegamento della scheda con tutta l'elettronica del campo a cui la gpc ? 150 si deve interfacciare, si devono seguire le informazioni riportate nei precedenti paragrafi e le relative figure che illustrano le modalit interne di connessione. - per i segnali che riguardano la comunicazione seriale con i protocolli rs 232, rs 422, rs 485 e current loop fare riferimento alle specifiche standard di ognuno di questi protocolli. - tutti i segnali a livello ttl possono essere collegati a linee dello stesso tipo riferite alla massa digitale della scheda. il livello 0v corrisponde allo stato logico 0, mentre il livello 5v corrisponde allo stato logico 1. - i segnali d'ingresso alla sezione a/d devono essere collegati a segnali analogici a bassa impedenza che rispettino il range di variazione ammesso che pu essere 0 ? 2,048 v o 2,048 v o 0 ? 5,000 v o 5,000 v a seconda della configurazione. da notare che gli 8 ingressi analogici presenti su cn5 sono dotati di condensatori di filtro che garantiscono una maggiore stabilit sul segnale acquisito, ma che allo stesso tempo abbassano la frequenza di taglio. selezione tipo ingressi analogici la scheda gpc ? 150 , pu avere ingressi analogici in tensione e/o corrente, come descritto nei precedenti paragafi e capitoli. la selezione del tipo dingresso viene essere effettuata in fase di ordine della scheda montando un apposito modulo opzionale di conversione corrente-tensione basato su resistenze di caduta di precisione (codice opzione .8420 ). in particolare vale la corrispondenza: r30 -> canale 0 r31 -> canale 1 r32 -> canale 2 r33 -> canale 3 r34 -> canale 4 r35 -> canale 5 r36 -> canale 6 r37 -> canale 7 nel caso il modulo corrente-tensione non sia montato (default) il corrispondente canale accetta un ingresso in tensione nei range 0 ? 2,490 v; viceversa un ingresso in corrente. il valore della resistenza, su cui si basa il convertitore corrente-tensione, si ottiene dalla seguente formula: r = 2,490 v / imax normalmente i moduti di conversione tensione-corrente, si basano su resistenze di precisione da 124 w , relative ad ingressi 4 ? 20 ma o 0 ? 20 ma. per eventuali esigenze al di fuori dei valori standard sopracitati si prega di contattare la grifo ? . per una facile individuazione del modulo descritto e delle relative resistenze componenti, fare riferimento alla figura 24.
grifo ? italian technology pagina 30 gpc ? 150 rel. 3.00 segnalazioni visive la scheda gpc ? 150 dotata di 6 leds con cui segnala alcune condizioni di stato: f igura 23: t abella delle segnalazioni visive la funzione principale di questi leds quella di fornire un'indicazione visiva dello stato della scheda, facilitando quindi le operazioni di debug e di verifica di funzionamento di tutto il sistema. per una pi facile individuazione di tali segnalazioni visive, si faccia riferimento alla figura 24. interfacce per i/o digitali tramite cn3, cn4 e cn6 (connettori compatibili con standard di i/o abaco ? ) si pu collegare la gpc ? 150 ai numerosi moduli del carteggio grifo ? che riportano lo stesso pin out. dal punto di vista dell'installazione, queste interfacce richiedono solo un flat cable da 20 vie (flt.20+20) con cui possibile portare anche le alimentazioni, mentre dal punto di vista software la gestione semplice ed immediata. di particolare interesse la possibilit di collegare direttamente serie di moduli come: - qtp 16p , qtp 24p , kdl x24 , kdf 224 , deb 01 , ecc. con cui risolvere tutti i problemi di interfacciamento operatore locale. questi moduli sono gi dotati delle risorse necessarie per gestire un buon livello di colloquio uomo-macchina (includono infatti display alfanumerici, tastiera a matrice e leds di visualizzazione) ad una breve distanza dalla gpc ? 150 . dal punto di vista software i driver disponibili rendono utilizzabili le risorse dell'interfaccia operatore direttamente con le istruzioni ad alto livello per la gestione della console. - mci 64 con cui risolvere tutti i problemi di salvataggio di grosse quantit di dati. questo modulo dotato di un connettore per memory card pcmcia su cui possono essere inserite vari tipi di memory card (ram, flash, rom, ecc) nei vari size disponibili. dal punto di vista software i driver disponibili coincidono con un completo file system e rendono utilizzabili le memory card direttamente con le istruzioni ad alto livello per la gestione dei files, oppure con procedure che consentono di leggere e scrivere dati ad indirizzi specifici della memory card. - iac 01 , deb 01 con cui gestire una stampante con interfaccia parallela centronics. quest'ultima pu essere collegata direttamente all'interfaccia, con un cavo standard, e quindi gestita con le istruzioni relative alla stampante del linguaggio di programmazione utilizzato. - rbo xx , tbo xx , xbi xx , obi xx con cui bufferare i segnali di i/o ttl nei confronti del campo. con questi moduli i segnali di input vengono convertiti in ingressi optoisolati di tipo npn o pnp, mentre i segnali di output vengono convertiti in uscite galvanicamente isolate a transistor o rel. alcune di queste interfacce possono essere collegate direttamente anche al cn4. per maggiori informazioni relative si veda il capitolo schede esterne e la documentazione del software utilizzato. leds colore funzione ld1 rosso segnala l'attivazione della circuiteria di watch dog esterno. ld2 rosso segnala l'attivazione della linea /int. ld3 giallo jumper di run/debug in posizione run. ld4 verde jumper di run/debug in posizione debug. ld5 rosso segnala lo stato di halt della cpu. ld6 verde led pilotabile via software.
italian technology grifo ? pagina 31 gpc ? 150 rel. 3.00 f igura 24: d isposizione connettori , memorie , d ip s witch etc . ld6 cn7 cn6 cn3 cn5 rv1 cn4 cn2 ld5 pz4 pz3 pz2 pz1 ic10 eprom ic8 sram k1 tp1 r30 ? r37 bt1 cn1 ld3 ld4 dsw1 ld1 ld2
grifo ? italian technology pagina 32 gpc ? 150 rel. 3.00 jumpers esistono a bordo della gpc ? 150 12 jumpers a cavaliere, con cui possibile effettuare alcune selezioni che riguardano il modo di funzionamento della stessa. di seguito ne riportato l'elenco, l'ubicazione e la loro funzione nelle varie modalit di connessione. f igura 25: t abella riassuntiva jumpers nelle sucessive tabelle riportata una descrizione tabellare delle possibili connessioni dei 12 jumpers con la loro relativa funzione. per riconoscere tali connessioni sulla scheda si faccia riferimento alla serigrafia della stessa o alla figura 33 di questo manuale, dove viene riportata la numerazione dei pin dei jumpers, che coincide con quella utilizzata nella seguente descrizione. per l'individuazione dei jumpers a bordo della scheda, si utilizzi invece la figura 26. in tutte le seguenti tabelle l' * indica la connessione di default, ovvero quella impostata in fase di collaudo, con cui la scheda viene fornita. jumpers n. vie utilizzo j1 2 collega il segnale /int della cpu all'rtc. j2 3 seleziona il size per la sram di ic8. j3 2 collega batteria al litio di bordo alla circuiteria di back up. j4 4 collega i watch dogs al segnale /reset o al segnale /int della cpu. j5 5 selezione il tipo di dispositivo di ic10. j6 2 collega il segnale /nmi della cpu all'allarme del power failure. j7 3 seleziona la modalit di run/debug j8 2 collega il segnale /int della cpu all'a/d converter. j9 3 seleziona direzionalit e modalit di attivazione della linea seriale b in rs 422, rs 485. j10 3 seleziona tipo di comunicazione seriale per linea seriale b (rs 232, rs 422, rs 485, current loop). j11, j12 2 collegano la circuiteria di terminazione rs 422, rs 485.
italian technology grifo ? pagina 33 gpc ? 150 rel. 3.00 f igura 26: d isposizione jumpers j1 j2 j6 j4 j3 j7 j8 j12 j11 j10 j9 j5
grifo ? italian technology pagina 34 gpc ? 150 rel. 3.00 jumpers a 2 vie f igura 27: t abella jumpers a 2 vie * indica la connessione di default, ovvero quella impostata in fase di collaudo, con cui la scheda viene fornita. jumpers connessione utilizzo def. j1 non connesso non collega il segnale /int della cpu alla sezione rtc. * connesso collega il segnale /int della cpu alla sezione rtc. j3 non connesso non collega batteria bt1 alla circuiteria di back up. * connesso collega la batteria bt1 alla circuiteria di back up. j6 non connesso non collega il segnale /nmi della cpu alla sezione power failure. * connesso collega il segnale /nmi della cpu alla sezione power failure. j8 non connesso non collega il segnale /int della cpu alla sezione a/d converter. * connesso collega il segnale /int della cpu alalla sezione a/d converter. j11 non connesso non collega la circuiteria di terminazione e forzatura alla linea seriale b in rs 485 o rs 422. * connesso collega la circuiteria di terminazione e forzatura alla linea seriale b in rs 485 o rs 422. j12 non connesso non collega la circuiteria di terminazione e forzatura alla linea seriale b in rs 485 o rs 422. * connesso collega la circuiteria di terminazione e forzatura alla linea seriale b in rs 485 o rs 422.
italian technology grifo ? pagina 35 gpc ? 150 rel. 3.00 jumpers a 3 vie f igura 28: t abella jumpers a 3 vie jumper a 4 vie f igura 29: t abella jumpers a 4 vie jumper a 5 vie f igura 30: t abella jumpers a 5 vie jumper connessione utilizzo def. j5 posizione 1-2 e 3-4 predispone ic10 per eprom. posizione 2-3 e 4-5 predispone ic10 per flash eprom. * jumper connessione utilizzo def. j4 posizione 1-2 collega il watch dog interno al segnale /int della cpu. posizione 2-3 collega il watch dog interno al segnale di reset. posizione 3-4 collega il watch dog esterno al segnale di reset. non connesso non collega i watch dogs al reset n al segnale /int * jumpers connessione utilizzo def. j2 posizione 1-2 predispone ic 8 per 128kbytes di sram. * posizione 2-3 predispone ic 8 per 512kbytes di sram. j7 posizione 1-2 seleziona la modalit di run, segnalata dall'accensione del led ld4. * posizione 2-3 seleziona la modalit di debug, segnalata dall'accensione del led ld3. j9 posizione 1-2 predispone la linea seriale b per la comunicazione in rs 485. posizione 2-3 predispone la linea seriale b per la comunicazione in rs 422. * j10 posizione 1-2 collega il segnale /rxdb della sio a bordo della cpu alla linea di ricezione del driver rs 232. * posizione 2-3 collega il segnale /rxdb della sio a bordo della cpu alla linea di ricezione dei driver rs 422, rs 485 o currrent loop.
grifo ? italian technology pagina 36 gpc ? 150 rel. 3.00 reset e watch dog la scheda gpc ? 150 dotata di due circuiterie di watch dog, una interna alla cpu ed una esterna, molto efficienti e di facile gestione software. le caratteristiche della circuiteria esterna sono le seguenti: - funzionamento astabile; - tempo d'intervento di circa 1420 msec; - attivazione via hardware; - retrigger via software; nel funzionamento astabile una volta scaduto il tempo d'intervento la circuiteria si attiva, rimane attiva per il tempo di reset (della durata di 180 msec) e quindi si disattiva nuovamente. l'intervento del watch dog esterno segnalato dall'accensione del led ld1. le caratteristiche della circuiteria interna sono le seguenti: - funzionamento monostabile; - tempo dintervento programmabile via software; - attivarazione via software e via hardware; - retrigger via software; si ricorda che nel funzionamento monostabile, una volta scaduto il tempo dintervento, la circuiteria di watch dog si attiva rimanendo attiva fino ad un power on o reset. in corrispondenza dell'attivazione e sucessiva disattivazione del segnale di /reset la scheda riprende l'esecuzione del programma salvato su ic10 (all'indirizzo 0000h), partendo da una condizione di azzeramento generale. si ricorda inoltre che il segnale di /reset generato dalla scheda riportato anche sul connettore k1 (pin 16c) e che tra le sorgenti di reset della gpc ? 150 , oltre alla circuiteria di watch dog esterna, sono sempre presentile periferiche interne alla cpu, l'rtc, il contatto di reset r.t. (pin 29c di k1), l'a/ d converter e la circuiteria di power good. per quanto riguarda l'operazione di retrigger della circuiteria di watch dog esterna, si faccia riferimento al paragrafo watch dog del capitolo "descrizione software delle periferiche di bordo". back up la gpc ? 150 provvista di una batteria al litio bt1 che provvede a tamponare le sram ed il rtc di bordo anche in assenza della tensione di alimentazione. il jumper j3 provvede a collegare o meno questa batteria in modo da salvaguardarne la durata prima dell'installazione o in tutti i casi in cui il back up non necessario. una seconda batteria esterna pu essere collegata alla circuiteria di back up tramite il connettore cn1: questultima non interessata dalla configurazione del jumper j3 e sostituisce a tutti gli effetti la bt1. per la scelta della batteria esterna di back up seguire le indicazioni del paragrafo caratteristiche elettriche, mentre per la sua individuazione si veda la figura 24.
italian technology grifo ? pagina 37 gpc ? 150 rel. 3.00 power failure in abbinamento alla circuiteria di power management gestita dalla cpu della gpc ? 150 inoltre disponibile un'interessante circuiteria di power failure. quest'ultima, con il jumper j6, pu essere collegata all'interrupt /nmi del microprocessore. la circuiteria si preoccupa di controllare la tensione di alimentazione e quando questa scende al valore di soglia ( 52 mv prima dell'intervento del reset), provvede ad attivare l'uscita richiedendo l'attenzione della cpu nel caso che j6 sia collegato. da notare che il tempo che intercorre tra l'attivazione del power failure e quello del reset, varia in funzione del tipo di alimentazione della scheda; questo normalmente nell'ordine dei 100 m sec, sufficienti solo per eseguire procedure di risposta veloci (ad esempio il salvataggio di un flag nella memoria tamponata). l'uso classico della circuiteria di power failure quello di informare la scheda dell'imminente caduta della tensione di alimentazione, in modo da salvare le necessarie condizioni di stato. interrupts una caratteristica peculiare della gpc ? 150 la notevole potenza nella gestione delle interruzioni. di seguito viene riportata una breve descrizione di quali sono i dispositivi che possono generare interrupts e con quale modalit; per quanto riguarda la gestione di tali interrupts si faccia riferimento ai data sheets del microprocessore oppure all'appendice b di questo manuale. - abaco ? bus -> genera un /nmi sulla cpu, tramite la linea /nmi di k1. genera un /int normale, senza rispettare la catena di priorit daisy chain, tramite la linea /int di k1. - power failure -> genera un /nmi sulla cpu, a seconda del collegamento di j6. - real time clock -> genera un /int normale, senza rispettare la catena di priorit daisy chain, a seconda del collegamento dij1. - a/d converter -> genera un /int normale, senza rispettare la catena di priorit daisy chain, a seconda del collegamento di j8. - watch dog interno -> genera un /int normale,senza rispettare ma catena di priorit daisy chain,a seconda del collegamento di j4. - periferiche della cpu-> generano un /int normale o vettorizzato, tenendo conto della catena di priorit daisy chain le sezioni: ctc, sio, pio. la catena di priorit daisy chain presente sulla scheda composta solo dalle tre periferiche sio, pio e ctc e pu essere programmata via software tramite uno dei registri interni al microprocessore. in questo modo lutente ha sempre la possibilit di rispondere in maniera efficace e veloce a qualsiasi evento esterno, stabilendo anche la priorit delle varie sorgenti. per ulteriori informazioni si veda l'appendice b di questo manuale.
grifo ? italian technology pagina 38 gpc ? 150 rel. 3.00 comunicazione seriale la linea di comunicazione seriale a della scheda gpc ? 150 pu essere bufferata solo in rs 232, mentre la linea seriale b pu essere bufferata in rs 232, rs 422, rs 485 o current loop. la selezione del tipo dinterfacciamento avviene via hardware e viene effettuata tramite un opportuno strippaggio dei jumpers di bordo, come pu essere desunto dalla lettura delle precedenti tabelle. dal punto di vista software sono invece definibili tutti i parametri del protocollo fisico di comunicazione tramite la programmazione dei registri interni della cpu. alcuni componenti necessari per le configurazioni rs 422, rs 485 e current loop non sono montati e collaudati sulla scheda in configurazione di default; per questo la prima configurazione della seriale b non in rs 232 deve essere sempre effettuata dai tecnici grifo ? . a questo punto l'utente pu cambiare autonomamente la configurazione seguendo le informazioni sotto riportate: - linea seriale b settata in rs 232 (configurazione default) ic21 = driver max 202 j9 = indifferente ic25 = indifferente j10 = posizione 1-2 ic26 = indifferente j11, j12 = indifferente ic27 = indifferente ic28 = indifferente - linea seriale b settata in current loop (opzione .cloop) ic21 = indifferente j9 = indifferente ic25 = nessun componente j10 = posizione 2-3 ic26 = nessun componente j11, j12 = non connessi ic27 = hcpl 4200 ic28 = hcpl 4100 da ricordare che l'interfaccia seriale in current loop di tipo passivo e si deve quindi collegare una linea current loop attiva, ovvero provvista di un proprio alimentatore. l'interfaccia current loop pu essere utilizzata per realizzare sia connessioni punto punto che multipunto con un collegamento a 4 o 2 fili. - linea seriale b settata in rs 422 (opzione .rs 422) ic21 = indifferente j9 = posizione 2-3 ic25 = sn 75176 o max 483 j10 = posizione 2-3 ic26 = sn 75176 o max 483 j11, j12 = (*1) ic27 = nessun componente ic28 = nessun componente lo stato del segnale /rtsb, gestito via software, consente di abilitare o disabilitare il trasmettitore come segue: /rtsb = livello basso = stato logico 0 -> trasmettitore attivo /rtsb = livello alto = stato logico 1 -> trasmettitore disattivo per sistemi punto punto, la linea /rtsb pu essere mantenuta sempre bassa (trasmettitore sempre attivo), mentre per sistemi multipunto si deve attivare il trasmettitore solo in corrispondenza della trasmissione.
italian technology grifo ? pagina 39 gpc ? 150 rel. 3.00 seriale b in rs 232 seriale b in current loop seriale b in rs 422 seriale b in rs 485 f igura 31: d isposizione driver per comunicazione seriale hp 4100 hp 4200 sn 75176 sn 75176 sn 75176 max 202
grifo ? italian technology pagina 40 gpc ? 150 rel. 3.00 - linea seriale b settata in rs 485 (opzione .rs 485) ic21 = indifferente j9 = posizione 1-2 ic25 = sn 75176 o max 483 j10 = posizione 2-3 ic26 = nessun componente j11, j12 = (*1) ic27 = nessun componente ic28 = nessun componente in questa modalit le linee da utilizzare sono i pin 4 e 5 di cn2, che quindi diventano le linee di trasmissione o ricezione a seconda dello stato del segnale /rtsb, gestito via software, come segue: /rtsb = livello basso = stato logico 0 -> linea in trasmissione /rtsb = livello alto = stato logico 1 -> linea in ricezione questa comunicazione la si utilizza sia per connessioni punto punto che multipunto con un collegamento a 2 fili. sempre in questa modalit possibile ricevere quanto trasmesso, in modo da fornire al sistema la possibilit di verificare autonomamente la riuscita della trasmissione; infatti in caso di conflitti sulla linea, quanto trasmesso non viene ricevuto correttamente e viceversa. (*1) nel caso si utilizzi la linea seriale in rs 422 o rs 485, con i jumpers j11 e j12 possibile connettere la circuiteria di terminazione e forzatura sulla linea . tale circuiteria deve essere sempre presente nel caso di sistemi punto punto, mentre nel caso di sistemi multipunto, deve essere collegata solo sulle schede che risultano essere alla maggior distanza, ovvero ai capi della linea di comunicazione. in fase di reset o power on, il segnale /rtsb mantenuto a livello logico alto di conseguenza in seguito ad una di queste fasi il driver rs 485 in ricezione o il driver di trasmissione rs 422 disattivo, in modo da eliminare eventuali conflittualit sulla linea di comunicazione. per ulteriori informazioni relative alla comunicazione seriale fare riferimento agli esempi di collegamento delle figure 14 ? 20 ed all'appendice b di questo manuale. ingressi di configurazione la scheda gpc ? 150 provvista di un dip switch ad 8 vie (dsw1) e di 1 jumper (j7), il quale svolge la funzione di run/debug, tipicamente utilizzabili per la configurazione del sistema, i cui valori sono sono acquisibili via software. le applicazioni pi immediate possono essere quelle destinate al settaggio delle condizioni di lavoro od alla selezione di parametri relativi al firmware di bordo, come ad esempio: selezione della lingua di rappresentazione, identificazione del sistema all'interno di una rete di comunicazione seriale, selezione della modalit di test o di configurazione, ecc. le modalit di acquisizione degli ingressi di configurazione sono riportate nel capitolo "descrizione software delle periferiche di bordo", mentre per una facile individuazione della loro posizione si vedano le figure 24 e 26.
italian technology grifo ? pagina 41 gpc ? 150 rel. 3.00 selezione memorie la gpc ? 150 pu montare fino ad un massimo di 5128k bytes di memoria variamente suddivisa. in particolare per la configurazione seguire le informazioni riportate nella seguente tabella: f igura 32: t abella di selezione memorie tutti i dispositivi sopra descritti devono essere con pin out di tipo jedec a parte l'eeprom seriale di ic19 che deve essere richiesta alla grifo ? in fase di ordine della scheda. per quanto riguarda le sigle dei vari dispositivi che possono essere montati, fare riferimento alla documentazione della casa costruttrice. normalmente la gpc ? 150 fornita nella sua configurazione di default con solamente 128k sram su ic8 e 512 bytes di eeprom su ic19; ogni configurazione diversa pu essere autonomamente montata dall'utente oppure richiesta nella fase di ordine. sotto sono riportate i codici delle opzioni di memoria disponibili: .512k -> 512k sram .fs -> 2m flash eprom seriale .ee08 -> 1k eeprom seriale .ee16 -> 2k eeprom seriale .ee64 -> 8k eeprom seriale per ulteriori informazioni e costi delle opzioni, contattare direttamente la grifo ? , mentre per una facile individuazione dei dispositivi di memoria fare riferimento alla figura 24. ic dispositivo dimensione strippaggio 10 eprom 128k byte j5 in posizione 1-2, 3-4 eprom 256k byte j5 in posizione 1-2, 3-4 eprom 512k byte j5 in posizione 1-2, 3-4 flash eprom 128k byte j5 in posizione 2-3, 4-5 flash eprom 512k byte j5 in posizione 2-3, 4-5 8 sram 128k byte j2 in posizione 1-2 sram 512k byte j2 in posizione 2-3 13 flash eprom 64k ? 2m byte - 14 flash eprom 64k ? 2m byte - 19 eeprom 256 ? 8k byte -
grifo ? italian technology pagina 42 gpc ? 150 rel. 3.00 descrizione software descrizione software questa scheda ha la possibilit di usufruire di una ricca serie di strutture software che consentono di utilizzarne al meglio le caratteristiche. in generale la scheda pu utilizzare tutte le risorse software disponibili per il processore montato, ovvero i numerosi pacchetti ideati per lo z80. tra questi ricordiamo: get80 completo programma di editor , comunicazione e gestione delle memorie di massa per le schede della famiglia 80. questo programma, sviluppato dalla grifo ? , consente di operare in condizioni ottimali, tutte le volte che si deve usare il gdos o la versione per flash eprom fgdos . viene fornito in abbinamento allaquisto di uno dei pacchetti citati e viene personalizzato con il nome ed i dati dellacquirente. una serie di comodi men a tendina facilita luso del programma, il quale pu funzionare anche in abbinamento ad un mouse. il programma, oltre che girare in ambiente ms-dos, gira tranquillamente anche sulle macchine macintosh in abbinamento al programma soft-pc. viene fornito su dischetti ms-dos da 31/2 con relativa documentazione sul manuale gdos 80 . gdos 150 tools di sviluppo completo per le schede della fam. 80. viene fornito in abbinamento al programma get80 , per consentire un immediato e pieno utilizzo di questo potente strumento di sviluppo. il gdos pu essere concettualmente diviso in due distinte strutture. una struttura lavora essenzialmente su pc, mantenendo il collegamento con la seconda tramite la linea seriale. la seconda risiede in eprom ed opera a bordo scheda. la parte a bordo scheda essenzialmente un potente sistema operativo che si preoccupa di eseguire tutte quelle funzioni a pi basso livello e nello stesso tempo consente di poter operare con linguaggi ad alto livello direttamente a bordo scheda. labbinamento delle due strutture fa si che la scheda ed il pc si comportino come ununica macchina. infatti la scheda usa, come se fossero le proprie, le risorse del pc come le memoria di massa quali i floppy-disk, lhard-disk; la stampante ecc. il tutto avviene in modo completamente trasparente per lutente il quale usa questo tipo di macchina virtuale esattamente come abituato ad adoperare il suo pc. molto interessante la compatibilit del gdos con tutti i linguaggi ed i programmi cp/m. questo significa che se lutente ha dei programmi o dei linguaggi a cui sono legate delle applicazioni o delle sue specifiche conoscenze o altro, pu utilizzare tutto quanto ha, virtualmente senza cambiamenti, in modo immediato sotto gdos . il gdos , oltre ai tipici drivers del pc, gestisce come ram-disk e rom-disk tutte le risorse di memoria della scheda, eccedenti i 64kbytes, l dove queste siano presenti. questo significa che i dispositivi di ram a bordo scheda, che spesso sono backed tramite batterie, possono essere gestite in modo diretto dai linguaggi ad alto livello, trattando comodamente come files, le informazioni da archiviare o ricercare. il tools viene fornito in eprom, in abbinamento al disco in formato ms-dos del get80 , alcuni esempi di uso e la relativa manualistica sul sistema operativo. fgdos 150 caratteristiche analoghe al gdos , con la differenza che in grado di programmare e cancellare le flash-eprom a bordo scheda, con i programmi generati dallutente. in questo modo non necessario un programmatore di eprom esterno per congelare il programma. e inoltre possibile, tramite un pc portatile, intervenire direttamente a bordo macchina per cambiare il programma di gestione. il tools viene fornito in flash-eprom, in abbinamento al disco in formato ms-dos del get80 , alcuni esempi di uso e la relativa manualistica sul sistema operativo.
italian technology grifo ? pagina 43 gpc ? 150 rel. 3.00 xgdos mci 150 versione del gdos , o del fgdos , in grado di gestire, ad alto livello, le schedine di memory-card tipo pcmcia. in abbinamento alla scheda mci 64 , il sistema operativo di bordo gestisce come ram-disk o rom-disk le memory-card. questo consente di risolvere rapidamente, e senza crearsi problemi di gestione software, tutte quelle problematiche di raccolta dati che spesso si incontrano nella realizzazione di strutture di data-logging, gestendo questi dispositivi sempre con linguaggi ad alto livello. il tools viene fornito in eprom od in flash-eprom, a secondo le necessit dellutente, in abbinamento al disco in formato ms-dos del get80 , alcuni esempi di uso e la relativa manualistica sul sistema operativo. cbz-80 completo compilatore basic , per la fam. di cpu z80 compatibili, in grado di generare un codice molto compatto e molto veloce. per poter funzionare ha bisogno di essere usato in abbinamento ad una qualsiasi delle versioni del gdos . lo cbz-80 consente di superare la limitazione dei 64 kbytes indirizzabili dalle cpu della famiglia 80. a questo scopo si utilizza la tecnica del chain, offerta dal sistema operativo gdos in abbinamento alle possibilit di ram-disk e rom-disk offerte dalle varie schede del carteggio abaco ? . usato con il potente editor incorporato nel programma get80 , si dispone di un potente strumento di lavoro per generare, con estrema efficienza e comodit, qualsiasi programma applicativo. il programma viene fornito in eprom, assieme al sistema operativo della serie gdos , e su dischetto ms-dos e con il relativo manuale tecnico ed una serie di esempi. pascal-80 completo e molto efficiente compilatore pascal per la famiglia 80 di cpu. ha delle caratteristiche operative analoghe a quelle del turbo pascal ver.3 della borland , a cui si f riferimento per quanto riguarda sia le caratteristiche che la manualistica. il pascal-80 lavora in abbinamento ad una delle varie versioni di sistema operativo gdos . le modalit di emulazione terminale offerta dal programma get80 , supportano pienamente il tipico editor a pieno schermo del pascal, compresa la gestione degli attributi. sfruttando la possibilit di gestione di ram-disk e rom-disk, offerta dal gdos , si possono sfruttare appieno le possibilit di overlay del pascal per superare il limite dei 64kbytes di indirizzamento delle cpu della famiglia 80. il programma viene fornito in eprom, assieme al sistema operativo della serie gdos , e su dischetto ms-dos in abbinamento alle note tecniche e ad una serie di esempi. rsd 150 questo tools un remote simbolic debugger che ha due modalit operative. la prima una modalit di debugger in simulazione. la seconda una modalit di debugger in remoto. in questo ultimo caso si riesce ad effettuare il debugger del codice direttamente sulla scheda target. tramite la linea seriale, si effettuato il down-load del programma in hex e della relativa tabella dei simboli. fatto il caricamento, possibile debuggare il codice in modo simbolico, in modalit step-to-step, mettere break-point, ecc. con delle caratteristiche di comodit simili a quelle di un in circuit emulator. il programma rsd in grado di supportare sia il codice z80 che i codici aggiuntivi dello z180 . le possibilit di debugger del tools rsd possono espletarsi sia in abbinamento ad un macro assembler come lo zasm 80 , che in abbinamento al c compiler cc-80 . molto importante la possibilit di gestire dei break-point software, legati ad una molteplicit di possibilit ed un break- point hardware che fa capo al segnale di nmi. il tools viene fornito in eprom e su un dischetto ms-dos con il relativo manuale tecnico.
grifo ? italian technology pagina 44 gpc ? 150 rel. 3.00 zasm 80 macro cross-assembler in grado di lavorare su un qualsiasi pc in ambiente ms-dos. e in grado di supportare sia il mnemonico dello z80 che i codici aggiuntivi presenti nello z180. il codice generato pu essere debuggato sia in simulazione sul pc che direttamente sul target, in modalit remota, utilizzando il comodo tools rsd . lo zasm compatibile con il c compiler cc-80 , di cui assembla il risultato della compilazione. il programma viene fornito su dischetto ms-dos e con il relativo manuale tecnico. cc 80 compilatore c , ansi/iso standard, completo di floating-point, in grado di generare codice per le cpu della famiglia z80 e z180. si abbina al cross-assembler zasm-80 ed al tools di remote simbolico debugger, rsd . il programma viene fornito su dischetto ms-dos e con il relativo manuale tecnico. hi tech 80 cross compilatore c professionale della hi-tech software. questo compilatore estremamente veloce e genera pochissimo codice. questo risultato ottenuto grazie a delle avanzate tecniche di ottimizzazione del codice generato, basato su tecniche di intelligenza artificiale che gli consentono di ottenere un codice compatto ed estremamente veloce. il pacchetto comprende ide, compiler, ottimizzatore del codice, assembler, linker, remote debugger, ecc. questo tools full ansi/ iso standard c ed full library source code. una volta fatto il porting del modulo di remote- debugger, consente di debuggare il software direttamente nellhardware in sperimentazione. questo tipo di specializzazione del remote-debugger gi disponibile, e viene fornito, per tutte le schede di cpu della grifo ? . il pacchetto software viene fornito su dischetti da 31/2 nel formato ms-dos, completo di un esauriente manuale. questa versione supporta le cpu z80, z180, 84c011, 84c11, 84c013, 80c13, 80c015, 84c15, 64180, ncs800, z181, z182. dds micro c e' un comodo pacchetto software, a basso costo, che tramite un completo i.d.e. permette di utilizzare un editor, un compilatore "c" (integer), un assemblatore, un linker e un remote debugger abbinato ad un monitor. sono inclusi i sorgenti delle librerie, una serie di utility ed una ricca documentazione su dischetto da 31/2 nel formato ms-dos.
italian technology grifo ? pagina 45 gpc ? 150 rel. 3.00 f igura 33: p ianta componenti
grifo ? italian technology pagina 46 gpc ? 150 rel. 3.00 mappaggi ed indirizzamenti mappaggi ed indirizzamenti in questo capitolo ci occuperemo di fornire tutte le informazioni relative all'utilizzo della scheda, dal punto di vista della programmazione via software. tra queste si trovano le informazioni riguardanti il mappaggio delle memorie, delle periferiche e di tutte le altre sezioni componenti. mappaggio delle risorse di bordo la gestione delle risorse della scheda affidata ad una logica di controllo completamente realizzata con logiche programmabili. essa si occupa del mappaggio delle zone di sram ed eprom e di tutte le periferiche di bordo. la logica di controllo realizzata in modo da gestire separatamente il mappaggio delle memorie di bordo ed il mappaggio delle periferiche viste in input/output. complessivamente la cpu z84c15 indirizza direttamente 64k byte di memoria e 256 indirizzi di i/o, quindi alla logica di controllo assegnato il compito di allocare lo spazio logico dindirizzamento delle memorie nello spazio fisico massimo di 5128k byte. questa gestione effettuata via software tramite la programmazione della circuiteria di mmu con cui si pu definire quali memorie utilizzare con una suddivisione in pagine da 32k byte. per quanto riguarda il mappaggio delli/o si deve invece ricordare che la logica di controllo provvede naturalmente a non utilizzare le locazioni riservate per le periferiche interne della cpu, in modo da evitare ogni problema di conflittualit. riassumendo i dispositivi mappati sulla scheda sono essenzialmente: - abaco ? bus - fino a 512k byte di eprom o flash eprom su ic10 - fino a 512k byte di sram su ic8 - fino a 2048k byte di flash eprom seriale su ic13 - fino a 2048k byte di flash eprom seriale su ic14 - fino a 8k byte di eeprom seriale su ic19 - sio - ctc - pio - rtc - a/d converter - circuiteria di memory management unit - dip switch di configurazione dsw1 - led di attivit - circuiterie di watch dog questi occupano gli indirizzi riportati nei paragrafi seguenti e non possono essere riallocati in nessun altro indirizzo. in caso di specifiche esigenze in termini di mappaggio, contattare direttamente la grifo ? .
italian technology grifo ? pagina 47 gpc ? 150 rel. 3.00 mappaggio i/o il mappaggio delle periferiche di bordo allocate nello spazio di i/o, gestito dalla logica di controllo della scheda che provvede ad indirizzare tali dispositivi allinterno dello spazio di i/o del microprocessore, che ha una dimensione di 256 indirizzi. viene di seguito riportato lindirizzamento delle periferiche di bordo, comprese quelle interne alla cpu. per maggior chiarezza si riportano i nomi dei registri, i loro indirizzi, il tipo di accesso ed una breve descrizione del loro significato: f igura 34: t abella indirizzamento i/o - p arte 1 disp. reg. indirizzo r/w significato rtc s1 00h r/w registro unit secondi 62421 s10 01h r/w registro decine secondi mi1 02h r/w registro unit minuti mi10 03h r/w registro decine minuti h1 04h r/w registro unit ore h10 05h r/w registro decine ore; am/pm d1 06h r/w registro unit giorno d10 07h r/w registro decine giorno mo1 08h r/w registro unit mese mo10 09h r/w registro decine mese y1 0ah r/w registro unit anno y10 0bh r/w registro decine anno w 0ch r/w registro giorno della settimana regd 0dh r/w registro di stato e controllo d rege 0eh r/w registro di stato e controllo e regf 0fh r/w registro di stato e controllo f ctc ctc0 10h r/w registro stato dati del canale 0 ctc1 11h r/w registro stato dati del canale 1 ctc2 12h r/w registro stato dati del canale 2 ctc3 13h r/w registro stato dati del canale 3 ppi 82c55 pa 14h r/w registro dati del port a pb 15h r/w registro dati del port b pc 16h r/w registro dati del port c rc 17h r/w registro di controllo e comando sio rda 18h r/w registro dati della linea seriale a rsa 19h r/w registro di stato della linea seriale a rdb 1ah r/w registro dati della linea seriale b rsb 1bh r/w registro di stato della linea seriale b pio pad 1ch r/w registro dati del port a pas 1dh w registro di controllo del port a pbd 1eh r/w registro dati del port b pbs 1fh w registro di controllo del port b
grifo ? italian technology pagina 48 gpc ? 150 rel. 3.00 f igura 35: t abella indirizzamento i/o - p arte 2 per quanto riguarda la descrizione del significato dei registri qui sopra riportati, si faccia riferimento al capitolo successivo descrizione software delle periferiche di bordo. disp. reg. indirizzo r/w significato a/d irl0 ? 7 20h ? 2eh (pari) r/w registro istruzioni low 0 ? 7 del sequencer lm12458 irh0 ? 7 21h ? 2fh(dispari) r/w registro istruzioni high 0 ? 7 del sequencer cntl 30h r/w registro di configurazione low cnth 31h r/w registro di configurazione high intenl 32h r/w registro abilitazione interrupt low intenh 33h r/w registro abilitazione interrupt high intstl 34h r registro di stato interrupt low intsth 35h r registro di stato interrupt high tmrl 36h r/w registro per timer low tmrh 37h r/w registro per timer high fifol 38h r registro per conversioni in fifo low fifoh 39h r registro per conversioni in fifo high limstl 3ah r registro stato limiti low limsth 3bh r registro stato limiti high abaco ? bus bus 40h ? e7h r/w indirizzi abaco ? bus reg. scrp eeh r/w registro di indirizzamento registri interni al microprocessore interni scdp efh r/w registro dati per i registri interni al microprocessore w.d. wdtmr f0h r/w registro programmazione watch dog interno interno wdtcr f1h w registro di accesso watch dog interno inter. intpr f4h w registro di settaggio priorit interrupt bt1 bat f8h r registro acquisizione stato batteria m. m. u. mem f8h w registro di settaggio circuiteria mmu dsw1 dsw1 fch r registro acquisizione dip switch wd. ext. rwd fch r registro retrigger watch dog esterno ld6 ledw fch w registro scrittura stato led di attivit ledr f8h r registro rilettura stato led di attivit sflash sf1 f8h r/w registro gestione flash seriale sf2 fch w registro scrittura dato flash seriale
italian technology grifo ? pagina 49 gpc ? 150 rel. 3.00 mappaggio abaco ? bus la logica di controllo della gpc ? 150 provvede anche alla gestione dell abaco ? bus , definendo gli indirizzi in cui tale bus viene allocato. in particolare,come si pu notare dalla tabella indirizzamento i/o, tale bus indirizzato in corrispondenza degli inirizzi 40h ? e7h un accesso in i/o in un qualsiasi indirizzo compreso in questi range abilta il segnale /iorq e tutti gli altri segnali di controllo di k1. mappaggio memorie sulla scheda i 5128k byte di memoria che possono essere montati sono cos allocati: fino a 512k byte di eprom o 512k byte di flash eprom allocati nello spazio di memoria fino a 512k byte di sram allocati nello spazio di memoria fino a 8k byte di eeprom seriale allocati nello spazio di i/o fino a 4mbyte di flash eprom seriale suddivisi su due dispositivi da 2mbyte massimi ciascuno la gpc ? 150 pu indirizzare direttamente un massimo di 64k byte di memoria che coincide con lo spazio dindirizzamento logico del microprocessore. questa capacit di memoria stata suddivisa in due pagine da 32k byte cadauna: sulla prima pu essere allocata sia sram che eprom, mentre sulla seconda solo sram. la circuiteria di mmu si occupa tramite una semplice gestione software, di dividere lo spazio dei dispositivi fisici allocati in memoria, sempre in pagine da 32k byte e di allocarle nello spazio direttamente indirizzato dalla cpu. programmando la circuiteria di mmu tramite lapposito registro mem, quindi possibile indirizzare indirettamente, unarea notevolmente superiore a quella supportata direttamente dal microprocessore. vengono di seguito riportate due figure che illustrano le possibili configurazioni dei dispositivi allocati nello spazio di memoria, per maggiori informazioni fare riferimento al paragrafo "memory management unit", mentre per una facile individuazione dei dispositivi di memoria fare riferimento alla figura 24. alcuni pacchetti software, come il gdos o l' fgdos , si occupano autonomamente della gestione della circuiteria di mmu per allocare tutta la memoria fisicamente presente a bordo scheda nello spazio d'indirizzamento del microprocessore, senza interessare direttamente l'utente. allatto del power on o del reset, il segnale r/e settato a 0, quindi la scheda parte con lesecuzione del codice posto allindirizzo logico 0000h della pagina 0 di eprom o flash eprom di ic 10.
grifo ? italian technology pagina 50 gpc ? 150 rel. 3.00 f igura 36: m appaggio delle memorie con r/e=0 0000h 7fffh ffffh 8000h sram ic 8 sram ic 8 page n 0 page n 1 page n 15 page n 0 : : : :
italian technology grifo ? pagina 51 gpc ? 150 rel. 3.00 f igura 37: m appaggio delle memorie con r/e=1 0000h 7fffh ffffh 8000h sram ic 8 eprom or flash eprom ic 10 page n 0 page n 1 page n 15 page n 0 : : : :
grifo ? italian technology pagina 52 gpc ? 150 rel. 3.00 descrizione software delle periferiche di bordo descrizione software delle periferiche di bordo nel paragrafo precedente sono stati riportati gli indirizzi di allocazione di tutte le periferiche e di seguito viene riportata una descrizione dettagliata della funzione e del significato dei relativi registri (al fine di comprendere le successive informazioni, fare sempre riferimento alle tabelle di indirizzamento i/o). qualora la documentazione riportata fosse insufficiente fare riferimento direttamente alla documentazione tecnica della casa costruttrice del componente. in questo paragrafo inoltre non vengono descritte le sezioni che fanno parte del microprocessore; per quanto riguarda la programmazione di quest'ultime si faccia riferimento all'appendice b di questo manuale. nei paragrafi successivi si usano le indicazioni d0 ? d7 e .0 ? 7 per fare riferimento ai bits della combinazione utilizzata nelle operazioni di i/o ad 8 bits. memory management unit lallocazione dello spazio dindirizzamento fisico delle memorie che possono essere montate sulla gpc ? 150 allinterno dello spazio dindirizzamento logico del microprocessore, affidato ad una efficiente circuiteria di mmu. tale sezione viene programmata tramite l'apposito registro mem allocato nello spazio di i/o. il significato di tale registro riportato di seguito: mem: i bits di tale registro hanno il seguente significato mem.7 -> r/e: selettore ram (d7=1) o eprom/flash eprom (d7=0), nella pagina bassa (0000h ? 7fffh) dello spazio d'indirizzamento della cpu mem.6 -> a18 x ic10 ed /a18 x ic8 mem.5 -> a17 x ic10 ed /a17 x ic8 mem.4 -> a16 x ic10 ed /a16 x ic8 mem.3 -> a15 x ic10 ed /a15 x ic8 mem.2,1,0 -> vedere paragrafo flash eprom seriali dove quindi solo i bits d3 ? d7 definiscono la pagina di sram di ic8 od epromo flash eprom di ic10 che deve essere indirizzata. allatto del power on o del reset il registro mem azzerato (tutti i bits a 0); questo equivale ad una programmazione della sezione di mmu in cui i primi 32k indirizzati dalla cpu coincidono con la pagina 0 di eprom o flash eprom di ic10 ed i secondi 32k coincidono con la pagina 0 disram di ic8. facendo riferimento alle figure 37 e 38 di mappaggio delle memorie, viene riportata in figura 39 una tabella che descrive tutte le possibili configurazioni della sezione mmu. la x indica che lo stato del bit indifferente per il settaggio che si deve realizzare e pu quindi assumere sia lo stato di 0 che di 1, a seconda delle esigenze della circuiteria che gestisce.
italian technology grifo ? pagina 53 gpc ? 150 rel. 3.00 f igura 38: t abella possibili programmazioni sezione di mmu a/d converter fare riferimento all'appendice b di questo manuale in cui riportata la descrizione software dell'a/d converter lm 12h458. qualora queste informazioni fossero ancora insufficienti, fare riferimento alla documentazione tecnica della casa costruttrice. pagina 32k low pagina 32k high registro mem 0: ic10 0: ic8 00000xxxb = 00h 1: ic10 0: ic8 00001xxxb = 08h 2:ic10 0: ic8 00010xxxb = 10h 3: ic10 0: ic8 00011xxxb = 18h 4: ic10 0: ic8 00100xxxb = 20h 5: ic10 0: ic8 00101xxxb = 28h 6: ic10 0: ic8 00110xxxb = 30h 7: ic10 0: ic8 00111xxxb = 38h 8: ic10 0: ic8 01000xxxb = 40h 9: ic10 0: ic8 01001xxxb = 48h 10: ic10 0: ic8 01010xxxb = 50h 11: ic10 0: ic8 01011xxxb = 58h 12: ic10 0: ic8 01100xxxb = 60h 13: ic10 0: ic8 01101xxxb = 68h 14: ic10 0: ic8 01110xxxb = 70h 15: ic10 0: ic8 01111xxxb = 78h 0: ic8 0: ic8 10000xxxb = 80h 1: ic8 0: ic8 10001xxxb = 88h 2: ic8 0: ic8 10010xxxb = 90h 3: ic8 0: ic8 10011xxxb = 98h 4: ic8 0: ic8 10100xxxb = a0h 5: ic8 0: ic8 10101xxxb = a8h 6: ic8 0: ic8 10110xxxb = b0h 7: ic8 0: ic8 10111xxxb = b8h 8: ic8 0: ic8 11000xxxb = c0h 9: ic8 0: ic8 11001xxxb = c8h 10: ic8 0: ic8 11010xxxb = d0h 11: ic8 0: ic8 11011xxxb = d8h 12: ic8 0: ic8 11100xxxb = e0h 13: ic8 0: ic8 11101xxxb = e8h 14: ic8 0: ic8 11110xxxb = f0h 15: ic8 0: ic8 11111xxxb = f8h
grifo ? italian technology pagina 54 gpc ? 150 rel. 3.00 watch dog esterno il retrigger della circuiteria di watch dog esterno presente sulla gpc ? 150 , avviene tramite una semplice operazione di input e/o otput al registro rwd. affinch la circuiteria di watch dog non intervenga, indispensabile retriggerarla ad intervalli regolari di durata inferiore al tempo d'intervento. se ci non avviene e tramite il jumper j4 in posizione 3-4 la circuiteria attivata, una volta scaduto il tempo d'intervento la scheda viene resettata. il tempo dintervento di circa 1,4 sec e nella condizione di default, la circuiteria disabilitata. da ricordare che il dato letto completamente ininfluente per la circuiteria di watch dog. eeprom seriale per quanto riguarda la gestione del modulo di eeprom seriale (ic19), si faccia riferimento alla documentazione specifica del componente. in questo manuale tecnico non viene riportata alcuna informazione software in quanto la modalit di gestione articolata e prevede una conoscenza approfondita del componente e comunque l'utente pu usare le apposite procedure ad alto livello fornite nel pacchetto di programmazione. si ricorda solo che i primi 32 bytes (0 ? 31) sono riservati e perci si deve evitare la modifica dei medesimi. la logica di controllo consente la gestione software della eeprom tramite i segnali /synca, /dtra e /dtrb della sio, con le seguenti corrispondenze: /synca -> linea data input ( sda ) /dtrb -> linea data output ( sda ) /dtra -> linea clock ( scl ) data l'implementazione hardware della circuiteria di gestione del modulo di eeprom seriale, si ricorda che di tale dispositivo i segnali a0 , a1 , a2 dello slave address sono tutti posti a 0 logico. lo stato logico 0 dei bit corrisponde allo stato logico basso (=0 v) del relativo segnale, mentre lo stato logico 1 dei bit corrisponde allo stato logico alto (=5 v) del segnale. per ulteriori informazioni sulle modalit di gestione dei segnali della sio fare riferimento all'apposita documentazione tecnica dell'appendice b. stato della batteria lo stato della batteria bt1 presente sulla gpc ? 150 pu essere acquisito via software, effettuando una semplice operazione di input all'indirizzo di allocazione del registro bat ed esaminando il bit d3, che ha la seguente corrispondenza: bat.3 = 0 -> batteria scarica ( <2,265 v) bat.3 = 1 -> batteria carica ( > 2,265 v ) per ulteriori informazioni sulla batteria di bordo e della relativa circuiteria di back up fare riferimento ai precedenti appositi paragragfi.
italian technology grifo ? pagina 55 gpc ? 150 rel. 3.00 ingressi di configurazione la gpc ? 150 dispone di 9 ingressi di configurazione settabili dall'utente ed acquisibili via software, con le modalit di seguito riportate. il dip switch dsw1 pu essere accquisito effettuando una semplice operazione di input all'indiizzo di allocazione del registr dsw1. la corrispondenza tra i bit del registro e le linee del dip switch la seguente: dsw1.7 -> dip switch 8 dsw1.6 -> dip switch 7 dsw1.5 -> dip switch 6 dsw1.4 -> dip switch 5 dsw1.3 -> dip switch 4 dsw1.2 -> dip switch 3 dsw1.1 -> dip switch 2 dsw1.0 -> dip switch 1 la combinazione in logica negata, ovvero il dip in on fornisce lo stato logico 0 al corrispondente bit, mentre il dip in off fornisce lo stato logico 1 . si ricorda che l'acquisizione dello stato dei dip switch implica anche il retrigger del watch dog esterno, poich il registro rwd ed il registro dsw1 sono allocati allo stesso indirizzo di i/o. il jumper di configurazione j7 collegato a lla linea /syncbdella sio a bordo dello z84c15. il jumper in posizione 1-2 ornisce lo stato logico 0 , mentre il jumper in posizione 2-3 fornisce lo stato logico 1 . per quanto riguarda le modalit di acquisizione dello stato di /syncb, fare riferimento all'apposita documentazione tecnica dell'appendice b. il jumper j7 (run/debug) svolge la funzione di selettore delle modalit run (posizione 1-2) o debug (posizione 2-3), caratteristica di alcuni pacchetti software della grifo ? . led di attivita' l logica di controllo consente la gestione software di un led di attivit, chiamato ld6, tramite i registri ledr e ledw, con le seguenti corrispondenze: ledw.0 -> pilotaggio ld6 ledr.1 -> lettura stato ld6 l' attivazione avviene effettuando una operazione di output all'indirizzo di allocazione del registro ledw con il relativo bit settato a 1 . logicamente la disattivazione avviene tramite un'analoga operazione di output ma con il bit resettato a 0 . lo stato del led di attivit pu essere acquisito via software effettuando un'operazione di input sul registro ledr ed esaminando il bit 1. si ricorda che il registro ledw allocato allo stesso indirizzo di i/o del registro sf2, quindi ogni operazione di scrittura sui bits di tale registro deve tenere conto della programmazione di quest'altro dispositivo. il registro ledw azzerato (tutti i bits a 0) in fase di reset o power on, di conseguenza in seguito ad una di queste fasi il led disattivo.
grifo ? italian technology pagina 56 gpc ? 150 rel. 3.00 flash eprom seriale per quanto riguarda la gestione dei moduli di flash eprom seriale (ic13 e ic14), si faccia riferimento alla documentazione specifica del componente. in questo manuale tecnico non viene riportata alcuna informazione software in quanto la modalit di gestione articolata e prevede una conoscenza approfondita del componente e comunque l'utente pu usare le apposite procedure ad alto livello fornite nel pacchetto di programmazione. la logica di controllo consente la gestione software delle flash eprom serali tramite alcuni bits dei registri sf1 ed sf2, con le seguenti corrispondenze: registro sf1 in scrittura sf1.0 -> linea clockper ic13 e ic14 ( sck ) sf1.1 -> segnale abilitazione per ic14 ( /cs ) sf1.2 -> segnale abilitazione per ic13 ( /cs ) registro sf1 in lettura sf1.0 -> linea dati di ic13 e ic14 in ingresso ( so ) registro sf2 in scrittura sf2.7 -> linea dati di ic13 e ic14 in uscita ( si ) data l'implementazione hardware della circuiteria di gestione dei moduli di flash eprom seriale, si ricorda che di tale dispositivo i segnali /wp e rdy sono tutti posti a 1 logico. lo stato logico 0 dei bit corrisponde allo stato logico basso (=0 v) del relativo segnale, mentre lo stato logico 1 dei bit corrisponde allo stato logico alto (=5 v) del segnale. si ricorda che i registri sf1e sf2 sono allocati rispettivamente agli stessi indirizzi di i/o dei registri mmu e ledw, quindi ogni operazione di scrittura sui bits di tali registri deve tenere conto della programmazione di questi altri dispositivi. allatto del power on o del reset il registro sf1 e sf2 sono azzerati, quindi entrambe le flash eprom sono disabilitate. baud rate generator la sezione di generazione delle frequenze utilizzate dal sio per la comunicazione seriale della scheda in grado di generare due baud rate completamente separati variabili da un minimo di 600 baud ad un massimo di 115,2k baud con sette valori intermedi che corrispondono ai baud rates standard. la gpc ? 150 consente di settare queste velocit di comunicazione tramite semplici operazioni di output agli indirizzi di allocazione dei registri ctc2 e ctc3. infatti i timer counter 2 e 3 della sezione ctc del microprocessore sono utilizzati rispettivamente come baud rate generator delle linee seriali a e b. affinch i canali del ctc operino come baud rate generator necessario programmarli opportunamente come di seguito descritto: - fornire un comando di reset di canale = operazione di output sul registro ctcn con il dato 03h. - fornire una parola di controllo canale che: disabiliti l'interrupt, selezioni il counter mode, scelga un fronte di discesa e carichi una costante di tempo = operazione di output sul registro ctcn con
italian technology grifo ? pagina 57 gpc ? 150 rel. 3.00 il dato 45h. - caricare una costante di tempo relativa al baud rate utilizzato = operazione di output sul registro ctcn con il dato prelevato dalla seguente tabella a seconda del baud rate desiderato. tutti i canali del ctc sono disattivati a seguito di una fase di reset o power on, di conseguenza entrambe le sezioni di baud rate generator in queste condizioni, sono a loro volta disattive. per maggiori informazioni relative alla programmazione dei canali ctc, fare riferimento allapposita documentazione tecnica dellappendice b. f igura 39: t abella valori per programmazione baud rate real time clock questa periferica vista in 16 locazioni di i/o consecutive di cui 3 di stato e le rimanenti 13 per i dati. i registri dati sono utilizzati sia per operazioni di input (acquisizione dell'orario attuale) che di output (per l'inizializzazione dell'orologio) cos come i registri di stato i quali sono utilizzati in scrittura (per la programmazione del modo di funzionamento dell'orologio) ed in lettura (per determinare lo stato dell'orologio). per quanto riguarda il significato dei registri dati vale la corrispondenza: s1 - unit dei secondi - 4 bit meno significativi: s1.3 ? s1.0 s10 - decine dei secondi - 3 bit meno significativi: s10.2 ? s10.0 mi1 - unit dei minuti - 4 bit meno significativi: m1.3 ? mi1.0 mi10 - decine dei minuti - 3 bit meno significativi: mi10.2 ? mi10.0 h1 - unit delle ore - 4 bit meno significativi: h1.3 ? h1.0 h10 - decine delle ore - 2 bit meno significativi: h10.1 ? h10.0 il terzo bit di tale registro, h10.2, indica l'am/pm d1 - unit del giorno - 4 bit meno significativi: d1.3 ? d1.0 d10 - decine del giorno - 2 bit meno significativi: d10.1 ? d10.0 mo1 - unit del mese - 4 bit meno significativi: mo1.3 ? mo1.0 mo10 - decine del mese - 1 bit meno significativo: mo10.0 y1 - unit dell'anno - 4 bit meno significativi: y1.3 ? y1.0 y10 - decine dell'anno - 4 bit meno significativi: y10.3 ? y10.0 w - giorno della settimana - 3 bit meno significativi: w.2 ? w.0 per quest'ultimo registro vale la corrispondenza: w.2 w.1 w.0 giorno della settimana 0 0 0 domenica baud rate valore costante di tempo 600 baud c0h 1200 baud 60h 2400 baud 30h 4800 baud 18h 9600 baud 0ch 19200 baud 06h 38400 baud 03h 576000 baud 02h 115200 baud 01h
grifo ? italian technology pagina 58 gpc ? 150 rel. 3.00 0 0 1 lunedi 0 1 0 marted 0 1 1 mercoled 1 0 0 gioved 1 0 1 venerd 1 1 0 sabato i tre registri di controllo sono invece utilizzati come segue: d7 d6 d5 d4 d3 d2 d1 d0 regd = nu nu nu nu 30s if b h dove: nu = non usato 30s = se attivo (1) permette di effettuare una correzione di 30 secondi dell'orario. una volta settato i secondi del rtc vengono azzerati ed i minuti incrementati se il precedente valore dei secondi era superiore o uguale a 30. if = gestisce lo stato d'interrupt del rtc. in lettura riporta lo stato attuale d'interrupt (1=attivo e viceversa), mentre se resettato con una scrittura determina la fine interrupt, quando il rtc lavora in interrupt mode. b = indica se possono essere effettuate operazioni di lettura/scrittura dei registri: 1 -> operazioni impossibili e viceversa. h = se attivo (1) effettua la memorizzazione dell'orario fissato. d7 d6 d5 d4 d3 d2 d1 d0 rege = nu nu nu nu t1 t0 i m dove: nu = non usato. t1 t0 = determinano la durata del periodo di interrupt 0 0 -> 1/64 secondo 0 1 -> 1 secondo 1 0 -> 1 minuto 1 1 -> 1 ora i = determina modalit di gestione interrupt: se settato seleziona l'interrupt mode in cui l'interrupt si attiva allo scadere del periodo programmato e si disattiva con un reset del bit if del registro d; se resettato seleziona lo standard mode in cui l'interrupt si attiva allo scadere del periodo programmato e si disattiva autonomamente dopo 7,8 msec. m = se settato disabilita il pin di interrupt del rtc e viceversa. d7 d6 d5 d4 d3 d2 d1 d0 regf = nu nu nu nu t 24/12 s r dove: nu = non usato. t = stabilisce da quale contatore interno prelevare il segnale di conteggio: 1 -> contatore principale (conteggio veloce per test); 0 -> 15 contatore (conteggio normale). 24/12 = stabilisce il modo di conteggio delle ore: 1 -> 0 ? 23; 0 -> 0 ? 11 con am/pm. s = se settato provoca l'arresto dell'avanzamento dell'orologio fino alla sucessiva abilitazione.
italian technology grifo ? pagina 59 gpc ? 150 rel. 3.00 r = se settato (1) provoca il reset di tutti i contatori interni. dopo un reset o power on il real time clock non viene inizializzato in modo da garantire il corretto mantenimento dei suoi dati anche dopo uno spegnimento od un azzeramento, assicurato dall'eventuale circuiteria di back up. ppi 82c55 questa periferica vista in 4 registri: uno di stato (rc) e tre dei dati (pa, pb, pc) con cui si effettua la programmazione ed il comando della stessa. i registri dati sono utilizzati sia per operazioni di input (acquisizione linee dei port) che per quelle di output (settaggio linee dei port) ed ognuno di tali registri riporta i dati di i/o del corrispondente port. la periferica pu operare in tre modi diversi: modo 0 = prevede due port bidirezionali da 8 bit (a,b) e due port bidirezionali da 4 bit (c low, c high); gli ingressi non sono latchati, mentre le uscite lo sono; nessun segnale di handshaking. modo 1 = prevede due port da 12 bit (a+c low, b+c high) dove gli 8 bit dei port a e b costituiscono le linee di i/o, mentre i 4 bit del port c costituiscono le linee di handshaking. gli ingressi e le uscite sono latchati. modo 2 = prevede un port da 13 bit (a+c3-7) dove gli 8 bit del port a costituiscono le linee di i/ o, mentre i rimanenti 5 bit del port c costituiscono le linee di controllo. un port da 11 bit (b+ c0- 2) dove gli 8 bit del port b costituiscono le linee di i/o ed i rimanenti 3 bit del port c costituiscono le linee di controllo. sia gli ingressi che le uscite sono latchate. la programmazione della periferica avviene scrivendo un byte nel registro di controllo rc, settando gli 8 bits del dato scritto con la seguente corrispondenza: d7 d6 d5 d4 d3 d2 d1 d0 rc = sf m1 m2 a ch m3 b cl dove: sf = se attivo (1) abilita il comando della periferica m1 m2 = selezionano il modo di funzionamento 0 0 = selezione del modo 0 0 1 = selezione del modo 1 1 x = selezione del modo 2 a = se attivo (1) setta il port a in input e viceversa ch = se attivo setta il nibble pi significativo del port c in input e viceversa m3 = se attivo (1) seleziona modo 1, viceversa seleziona modo 0 b = se attivo setta il port b in input e viceversa cl = se attivo setta il nibble meno significativo del port c in input e viceversa. dopo una fase di reset o di power on il ppi 82c55 viene settato in modo 0 con tutti i port settati in input. periferiche interne della cpu fare riferimento allapposita documentazione tecnica dellappendice b.
grifo ? italian technology pagina 60 gpc ? 150 rel. 3.00 schede esterne schede esterne la scheda gpc ? 150 si interfaccia a buona parte dei moduli della serie block e di interfaccia utente. le risorse di bordo possono essere facilmente aumentate collegando la gpc ? 150 alle numerose schede periferiche del carteggio grifo ? tramite l' abaco ? bus . anche schede in formato block con abaco ? i/o bus possono essere collegate, sfruttando gli appositi mother boards. a titolo di esempio ne riportiamo un elenco con una breve descrizione delle carratteristiche di massima, per maggiori informazioni, richiedere la documentazione specifica: kdl x24 - kdf 224 keyboard display lcd 2,4 righe 24 tasti - keyboard display fluorescent 2 righe 24 tasti interfaccia tra 16 i/o ttl su connettore normalizzato i/o abaco ? a 20 vie e tastiera a matrice esterna da 24 tasti; display alfanumerico fluorescente 20x 2 o lcd 20x2, 20x4 retroilluminato a leds. predisposizione per collegamento a tastiera telefonica. qtp 24p quick terminal panel 24 tasti con interfaccia parallela interfaccia operatore provvista di display alfanumerico fluorescente 20x 2 o lcd 20x2, 20x4 retroilluminato a leds; tastiera a membrana da 24 tasti di cui 12 configurabili dallutente; 16 leds di stato; alimentatore a bordo scheda in grado di pilotare anche carichi esterni; interdaccia parallela basata su 16 i/o ttl di un connettore normalizzato i/o abaco ? a 20 vie. tasti ed etichette personalizzabili tramite serigrafie da inserire in apposite tasche; opzione di contenitore metallico. qtp g28 quick terminal panel 28 tasti con lcd grafico interfaccia operatore provvista di display lcd grafico da 240x128 pixel retroilluminato con lampada a catodo freddo; tastiera a membrana da 28 tasti di cui 6 configurabili dall'utente; 16 leds di stato; alimentatore a bordo scheda; interdaccia seriale in rs 232, rs 422-485 o current loop; linea seriale ausiliaria in rs 232. tasti ed etichette personalizzabili dall'utente tramite serigrafie da inserire in apposite tasche; contenitore metallico e plastico; eeprom di set up; 256k eprom o flash; real time clock; 128k ram; buzzer. firmware di gestione che svolge funzione di terminale con primitive grafiche. mb8 01 mother board 8 slots abaco ? mother board con 8 slots del bus industriale abaco ? ; passo 5 te; connettori normalizzati di alimentazione e di servizio; tasto di reset; 3 leds per le alimentazioni; foratura per aggancio ai rack. spb 04 switch power bus mother board 4 slots abaco ? mother board con 4 slots del bus industriale abaco ? ; 1 slot per alimentatore; passo 5 te; connettori normalizzati di alimentazione; tasto di reset; foratura per aggancio ai rack. abb 05 abaco ? block bus 5 slots mother board abaco ? da 5 slots; passo 4 te; guidaschede; connettori normalizzati di alimentazione; tasto di reset; leds per alimentazioni; interfaccia abaco ? i/o bus; sezione alimentatrice per +5 vdc; sezione alimentatrice per +v opto; sezioni alimentatrici galvanicamente isolate; tre tipi di alimentazione: da rete, bassa tensione o stabilizzata. attacco rapido per guide w .
italian technology grifo ? pagina 61 gpc ? 150 rel. 3.00 f igura 40: s chema delle possibili connessioni fbc 116 ncs 01 any cpu type gpc ? 552 gpc ? 15r etc............. . rs 232, rs 422, rs 485, current loop serial lines pc or macintosh plc qtp 24 etc. 2 counters or 2 timers 12 bits+sign analog voltage inputs: 0 ? 2.490v,0 ? 5.000 v 0 ? 20 ma, 4 ? 20 ma v a any mother board type with abaco ? bus ci/o r16 rkd lt lad 15 ipc 52 any i/o type power supply +5vdc only 40 digital ttl i/o lines direct to xbi 01, obi 01, rbo 08, etc... opto relay transistor coupled external litium battery 3,6 v for back up + - printer memory card qtp xxp digital i/o interfaces: current to voltage converter with 8 a-v modules
grifo ? italian technology pagina 62 gpc ? 150 rel. 3.00 iac 01 interface adapter centronics interfaccia tra 16 i/o ttl su connettore normalizzato i/o abaco ? a 20 vie e connettore a vaschetta d 25 vie femmina con pin out standard centronics per la gestione di una stampante parallela. obi n8 - obi p8 opto block input npn-pnp interfaccia per 8 input optoisolati e visualizzati tipo npn, pnp, connettore a morsettiera, connettore normalizzato i/o abaco ? a 20 vie; sezione alimentatrice; attacco rapido per guide din 46277- 1 e 3. tbo 01 - tbo 08 transistor block output interfaccia per 16 connettore normalizzato i/o abaco ? a 20 vie; 16 o 8 output a transistor in open collector da 45 vcc 3 a su connettore a morsettiera. uscite optoisolate e visualizzate; attacco rapido per guide din 6277-1 e 3. rbo 08 - rbo 16 rel block output interfaccia per connettore normalizzato i/o abaco ? a 20 vie; 8 o 16 output visualizzati con rel da 3 a con mov; connettore a morsettiera; attacco rapido per guide din 46277-1 e 3. fbc 20 - fbc 120 flat block contact 20 vie interfaccia tra 2 o 1 connettori a perforazione di isolante (scatolino da 20 vie maschi) e la filatura da campo (morsettiere a rapida estrazione). attacco rapido per guide tipo din 46277-1 e 3. deb 01 didactis experimental board scheda di supportro per lutilizzo di 16 linee di i/o ttl. comprende: 16 tasti; 16 led; 4 digits; tastiera a matrice da 16 tasti; interfaccia per stampante centronics, dislay lcd, display fluorescente, connettore i/o gpc ? 68 ; collegamento con il campo. xbi 01 mixed block input output interfaccia tra 8 input + 8 output ttl (connettore normalizzato i/o abaco ? a 20 vie), con 8 output a transistor in open collector da 45 vcc 3 a + 8 input con filtro a pi-greco (connettore a morsettiera). i/o optoisolati e visualizzati; attacco rapido per guide din 46277-1 e 3. mci 64 memory cards interfaces 64 mbytes interfaccia per la gestione di memory cards pcmcia a 68 pins tramite un connettore normalizzato i/o abaco ? ; sono disponibili driver per linguaggi ad alto livello. dac 16 digital to analog converter 16 bits 2 d/a converter da 16 bit galvanicamente isolati; visualizzazione dati programmati; uscita 10 vcc; taratura offset e guadagno. bus a 8 bit; indirizzamento normale.
italian technology grifo ? pagina 63 gpc ? 150 rel. 3.00 ucc a2 uart comunication card 2 indipendenti linee seriali in rs 232, rs 422, rs 485 o current loop. per ogni linea: buffer di 3 caratteri; comunicazione gestita dall'uart scc 85c30; baud rate (da 50 a 115k baud), parit, stop bit e lunghezza dato programmabili via software; 4 dip switch. bus a 8 bit; indirizzamento normale. ci/o r16 16 coupled input output rel 16 ingressi optoisolati con filtro a pi-greco; tensione nominale di ingresso 24 vcc. 16 output a microrel da 1 a con soppressori di disturbi tipo mov da 24 vca. i/o visualizzati tramite led; bus a 8 bit; indirizzamento normale. pci 01 peripheral coupled input 32 ingressi optoisolati con filtro a pi-greco; tensione nominale di ingresso 24 vcc; ingressi visualizzati tramite leds; bus a 8 o 16 bits; indirizzamento normale. pco 01 peripheral coupled output 32 uscite a transistor in open collector da 45 vcc, 500 ma, su connettore standardizzato. uscite optoisolate e visualizzate tramite leds; unica tensione di alimentazione; bus a 8 o 16 bits; indirizzamento normale. ipc 52 intelligent peripheral controller scheda periferica intelligente in grado di acquisire 24 segnali analogici generati da trasduttori da campo; 8 ingressi per pt 100, pt 1000; 8 ingressi per termocoppie j,k,s,t; 8 ingressi per segnali in tensione 2 v o corrente 0 ? 20 ma; interrogazione tramite bus abaco ? o tramite linea seriale in rs 232, rs 422-485 o current loop; 16 linee di i/o ttl; risoluzione di 16 bit pi segno; 0,1 c di precisione; 5 acquisizioni al secondo; funzionamento come data logher. rkd lt remote keyboard display lcd toshiba e fluorescent futaba terminale intelligente con interfacciamento seriale (rs 232, rs 422-485, current loop) o parallelo (bus abaco ? ). gestisce tastiera a matrice da 56 tasti; display fluorescenti futaba e/o lcd toshiba; buzzer; 8 leds di segnalazione; eeprom di configurazione. jms 34 jumbo multifunction support per controllo assi scheda periferica per il controllo assi. 3 ingressi optoisolati per l'acquisizione di encoder incrementali bidirezionali; gestione tacca di zero. 4 canali di d/a converter da 12 bits; range di uscita 10 v. 8 ingressi optoisolati npn. 8 uscite a transistor in open collector da 45 vcc, 500 ma. tutte le linee di i/o visualizzate tramite leds; bus a 8 bit; indirizzamento esteso. sbp 01 switch block power alimentatore switching in grado di generare tensioni da -12 a +40 vdc e correnti fino a 4 a; ingresso da 12 a 26 vac; ingresso per batteria di back up; uscita di power good; connettori a morsettiera a rapida estrazione; montaggio su guide ad w .
grifo ? italian technology pagina 64 gpc ? 150 rel. 3.00 bibliografia bibliografia e riportato di seguito, un elenco di manuali e note tecniche, a cui l'utente pu fare riferimento per avere maggiori chiarimenti, sui vari componenti montati a bordo della scheda gpc ? 188f . manuale texas instruments: the ttl data book - sn54/74 families manuale texas instruments: rs-422 and rs-485 interface circuits manuale hewlett packard: optoelectronics designers catalog manuale nec: microprocessors and peripherals - volume 3 manuale nec: memory products manuale amd flash memory products manuale sgs-thomson: programmable logic manual gal products manuale maxim: new releases data book - volume iv manuale maxim: new releases data book - volume v manuale xicor: data book manuale zilog: z80 microprocessor family user's manual manuale national semiconductor: lm12458 12-bit + sign data acquisition system documentazione seiko epson: rtc-62421real time clock module manuale atmel: serial data flash per avere tutti gli aggiornamenti di tali manuali e di tutti i data-sheet fare riferimento anche ai siti internet delle case madri costruttrici.
italian technology grifo ? pagina a-1 gpc ? 150 rel. 3.00 appendice a: schemi elettrici appendice a: schemi elettrici in questa appendice sono disponibili gli schemi elettrici delle interfaccie per la gpc ? 150 pi frequentemente utilizzate. tutte queste interfaccie possono essere prodotte autonomamente dall'utente mentre solo alcune di esse sono schede grifo ? standard e possono quindi essere ordinate. f igura a1: s chema elettrico iac 01 a a b b c c d d 1 1 2 2 3 3 4 4 5 5 grifo ? title: date: page : of rel. d2 d3 d4 d5 d6 d7 d8 /ack busy pe select /autolf /strobe d1 /fault /reset mode 13-11-98 1.1 iac 01 1 1 15 2 1 4 3 6 5 8 7 12 10 11 9 16 20 13 14 19 18 17 cn2 20 pin low-profile male 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 cn1 25 pin d-type female c11 2,2 nf c10 2,2 nf c9 2,2 nf c8 2,2 nf c7 2,2 nf c6 2,2 nf c5 2,2 nf c4 2,2 nf c3 2,2 nf c2 100 nf + c1 22 m f 6,3v rr1 4,7 k w 9+1 +5v p1.4 p1.5 p1.6 p1.7 p0.7 p0.6 p0.5 p0.4 p0.3 p0.2 p0.0 p0.1 p1.3 p1.2 p1.1 p1.0 +5v gnd
grifo ? italian technology pagina a-2 gpc ? 150 rel. 3.00 f igura a2: s chema elettrico kd x x 24 a a b b c c 1 1 2 2 3 3 4 4 5 5 grifo ? title: date: page : of rel. 22-07-1998 lcd20x2 lcd20x4 futaba vfd r1= 0 w n.m. n.m. r2= n.m. n.m. n.m. r3= 18 w 12 w n.m. r4= 18 w 12 w n.m. r5= n.m. n.m. n.m. r6= 470 w r7= 470 w r8= 470 w r9= 470 w rr1= 22k w 9+1 sip rr2= 22k w 9+1 sip rv1= 10k w trimmer c1= 100nf c2= 22 m f 6,3v tantalium c3= 100nf c4= 100nf c5= 22 m f 6,3v tantalium cn1= 2 pins mini male connector cn2= 10 pins male strip cn3= 20 pins male low profile c connector cn4= lcd l214 (20x4) cn5= futaba vfd20x2 cn6= lcd l2012 (20x2) ic1= 7407 j1= 2 pins female jumper +vled vfd futaba i/o 20 pins 1 1 1.2 external keyboard 4x6 cr lcd 20x2 lcd 20x4 pa.7 pa.6 pa.5 pa.4 pa.3 pa.2 pa.1 pa.0 pc.2 pc.1 pc.0 pc.3 pc.4 +5v gnd n.c. n.c. pc.5 pc.6 pc.7 gk 741 a l h 2 5 8 0 m i 3 6 9 n j c d e f kdl/f-2/424 7 cn3 8 rr1 5 6 3 4 1 2 1 cn5 3 5 7 9 11 13 15 13 12 11 10 9 8 7 13 16 15 11 18 17 12 9 14 10 18 6 5 4 6 5 4 17 20 16 14 10 4 2 8 2 1 16 3 2 1 16 15 15 3 j1 c1 c4 + c5 r1 r2 r3 r4 r5 rv1 rr2 6 + c2 12 r6 r7 r9 r8 4 cn2 3 2 1 8 7 6 5 9 10 c3 +5v +5v +5v +5v 19 20 +5v 1 2 cn1 7407 24681012 13591113 14 7 ic1 14 cn6 13 12 11 10 9 8 7 14 cn4 rr2 /busy e e r/w r/w rs rs gnd contrast +5v /sel /wr test d6 d6 d5 d5 d5 d4 d4 d4 d3 d3 d3 d1 d1 d1 d0 d0 d0 d7 d7 d2 d2 d2
italian technology grifo ? pagina a-3 gpc ? 150 rel. 3.00 f igura a3: s chema elettrico qtp 16p a a b b c c 1 1 2 2 3 3 4 4 5 5 grifo ? title: date: page : of rel. 1 2 3 4 5 6 7 8 1 2 3 a 4 5 6 b 7 8 9 c * 0 # d 1 2 3 4 5 6 7 8 1.2 s tand ard i/ o 20 p in co nnector display 4x20 display 2x20 keyboard connector dc po wer s upp ly ac power sup ply optional matrix keyboard 4x4 * 7 # a 2 8 1 b 3 9 5 c 4 0 d 6 pa. 7 pa. 6 pa. 5 pa. 4 pa. 3 pa. 2 pa. 1 pa. 0 pc. 2 pc. 1 pc. 0 pc. 3 +5v gn d n.c. n.c. pc. 4 pc. 5 pc. 6 pc. 7 qtp 16p 1 1 22-07-1998 7 cn4 8 rr1 5 6 3 4 1 2 14 cn1 13 12 11 10 9 8 7 13 16 15 18 17 11 12 9 14 10 6 5 4 6 5 4 2 1 16 3 2 1 15 15 3 c1 r7 r6 r5 r4 4 cn3 3 3 2 8 7 6 5 c5 +5v +5v +5v 19 20 +5v j1 10 9 8 7 13 rr2 r1 r2 r3 +5v c2 12 11 rr2 +5v 1 2 a b 3 cn5 4 + - ~ ~ pd1 c3 + c4 c6 + c9 c8 + c7 tz1 l1 a b 14 cn2 rv1 16 sn7407 24681012 13591113 14 7 +5v switching regolator d6 d7 r/w r/w rs rs contrast e e d0 d0 d0 d2. d2 d2 d1 d1 d1 d3 d3 d3 d4 d5
grifo ? italian technology pagina a-4 gpc ? 150 rel. 3.00 f igura a4: s chema elettrico qtp 24p - parte 1 a a b b c c 1 1 2 2 3 3 4 4 5 5 grifo ? title: date: page : of rel. 1 234 5678 90 esc enter qtp 24 a ld5 b ld6 c ld7 d ld8 e ld9 f ld10 g ld11 h ld12 i ld13 j ld14 k ld15 l ld16 ld1 ld2 ld3 ld4 1.2 i/ o 20 p ins vfd futaba q tp 24 keyb oa rd 4 x 6 l k j a e i 2 8 1 b f 3 9 5 c g h 4 0 esc d 6 enter 7 lcd 20x4 lcd 20x2 pa. 7 pa. 6 pa. 5 pa. 4 pa. 3 pa. 2 pa. 1 pa. 0 pc. 2 pc. 1 pc. 0 pc. 3 pc. 4 +5v gn d n.c. n.c. pc. 4 pc. 5 pc. 6 pc. 7 qtp 24p 1 2 22-07-1998 7 cn2 8 rr1 5 6 3 4 1 2 1 cn5 3 5 7 9 11 13 15 14 cn6 13 12 11 10 9 8 7 13 16 15 11 18 17 11 12 9 14 10 18 6 5 4 6 5 4 20 16 14 10 4 8 2 1 16 3 2 1 15 15 3 c9 c13 + c12 r7 r6 r5 rv1 rr2 + c10 12 r8 r9 r10 r11 10 cn3 9 8 7 6 5 4 3 2 1 c3 +5v +5v +5v +5v 19 20 +5v 7407 86104122 95113131 14 7 ic3 14 cn4 17 j1 6 2 rr2 j2 12 11 10 9 8 7 13 16 d6 d7 /busy e e clk /wr rs rs contrast +vled /sel test d0 col.6 col.6 d1 col.4 col.4 col.5 col.5 d2 d3 col3 d4 col.2 col.2 d5 col.1 col.1 sd r/w r/w metal panel col.3
italian technology grifo ? pagina a-5 gpc ? 150 rel. 3.00 f igura a5: s chema elettrico qtp 24p - parte 2 a a b b c c 1 1 2 2 3 3 4 4 5 5 grifo ? title: date: page : of rel. 2 2 1.2 qtp 24p 22-07-1998 ld1 ld2 ld3 ld4 ld5 ld16 ld15 ld14 ld13 ld12 ld11 ld10 ld9 ld8 ld7 ld6 d4 d3 +5v r3 r4 r1 +5v c2 +5v c4 3 cn1 4 8 ? 24vac pd1 + c8 + c7 + c11 + c5 +5v 16 15 1 13 14 12 11 10 9 8 7 6 5 4 3 2 28 27 26 25 24 23 22 21 20 19 18 17 m5480 ic2 switching regolator ic1 clk sd
grifo ? italian technology pagina a-6 gpc ? 150 rel. 3.00 f igura a6: s chema elettrico spa 01 a a b b c c d d e e 1 1 2 2 3 3 4 4 5 5 6 6 7 7 grifo ? title: date: page : of rel. 16/11/1998 abaco? bus j4 pos: 1 - 9 -> 1 wait 2 - 10 -> 2 wait 3 - 11 -> 3 wait 4 - 12 -> 4 wait 5 - 13 -> 5 wait 6 - 14 -> 6 wait 7 - 15 -> 7 wait 8 - 16 -> 8 wait 13c 15c 18c..22c 24c..29c 19a..29a 3c..8c 30a 30c 14c 9a 17a 18a 13a 23c 11c 12c 9c 16c 11a 17c 12a 14a 15a 16a 10c 32c 32a 31c 31a 1c 1a 2c 2a 10a 8a 7a 6a 5a 4a 3a spa-01 1 1 1.0 9 8 7 6 5 4 3 2 rr1 4 5 j3 3 6 2 7 1 8 +5v 2 3 4 5 6 7 8 9 rr2 +5v 1 2 3 4 5 6 7 8 dip1 /g p0 p1 p2 p3 p4 p5 p6 p7 /p=q q0 q1 q2 q3 q4 q5 q6 q7 1 2 4 6 8 11 13 15 17 19 3 5 7 9 12 14 16 18 74hct688 ic2 /g1 /g2 a1 a2 a3 a4 a5 a6 a7 a8 y1 y2 y3 y4 y5 y6 y7 y8 119 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 74hct541 ic1 s clk d r q /q 4 3 2 1 5 6 74hct74 a ic7 +5v 19 j4 210 311 412 513 614 715 816 2 3 4 5 6 7 8 9 rr3 +5v dg1 1 j2 /clr clk a b qa qb qc qd q e qf q g qh 9 8 1 2 3 4 5 6 10 11 12 13 74hct164 ic6 15 14 ic4 45 ic4 67 ic4 13 12 ic4 1 2 3 ic4 11 10 9 ic4 r3 l1 + c7 + c2 + c3 + c1 c4 c5 c6 c8 c9 c10 c11 +5v 10 rr1 10 rr2 10 rr3 10 rr4 +5v r2 r1 l2 l3 j1 +5v /g1 /g2 a1 a2 a3 a4 a5 a6 a7 a8 y1 y2 y3 y4 y5 y6 y7 y8 119 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 74hct541 ic3 /g dir a1 a2 a3 a4 a5 a6 a7 a8 b1 b2 b3 b4 b5 b6 b7 b8 19 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 74ls245 ic5 2 3 4 5 6 7 8 9 rr4 s clk d r q /q 10 11 12 13 9 8 74hct74 b ic7 a4b /wait a +5v +5v a7b a6b a5b a3b a2b a1b a0b a0 a1 a2 a3 a4 a5 a6 a7 /m1 ck d7b d6b d5b d4b d3b d2b d1b d0b /sel rs /rs 4929 4929 +12v +12v -12v -12v gnd gnd c c c c c k1 clk /reset /busak /rd /rd /iorq /mreq /ba /wr /wr /mr d7 d6 d5 d4 d3 d2 d1 d0
italian technology grifo ? pagina b-1 gpc ? 150 rel. 3.00 appendice b: descrizione componenti di bordo appendice b: descrizione componenti di bordo cpu z84c15
grifo ? italian technology pagina b-2 gpc ? 150 rel. 3.00
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italian technology grifo ? pagina b-15 gpc ? 150 rel. 3.00 a/d converter lm 12h458 LM12454/lm12458/lm12h458 12-bit + sign data acquisition system with self-calibration general description the LM12454, lm12458, and lm12h458 are highly inte- grated data acquisition systems. operating on just 5v, they combine a fully-differential self-calibrating (correcting linear- ity and zero errors) 13-bit (12-bit + sign) analog-to-digital converter (adc) and sample-and-hold (s/h) with extensive analog functions and digital functionality. up to 32 consecu- tive conversions, using two's complement format, can be stored in an internal 32-word (16-bit wide) fifo data buffer. an internal 8-word ram can store the conversion sequence for up to eight acquisitions through the lm12(h)458's eight-input multiplexer. the LM12454 has a four-channel multiplexer, a differential multiplexer output, and a differential s/h input. the LM12454 and lm12(h)458 can also operate with 8-bit + sign resolution and in a supervisory awatchdogo mode that compares an input signal against two program- mable limits. programmable acquisition times and conversion rates are possible through the use of internal clock-driven timers. the reference voltage input can be externally generated for ab- solute or ratiometric operation or can be derived using the in- ternal 2.5v bandgap reference. all registers, ram, and fifo are directly addressable through the high speed microprocessor interface to either an 8-bit or 16-bit databus. the LM12454 and lm12(h)458 in- clude a direct memory access (dma) interface for high-speed conversion data transfer. an evaluation/interface board is available. order num- ber lm12458eval. additional applications information can be found in applica- tions notes an-906, an-947 and an-949. key specifications (f clk = 5 mhz; 8 mhz, h) j resolution 12-bit + sign or 8-bit + sign j 13-bit conversion time 8.8 s, 5.5 s (h) (max) j 9-bit conversion time 4.2 s, 2.6 s (h) (max) j 13-bit through-put rate 88k samples/s (min), 140k samples/s (h) (min) j comparison time (awatchdogo mode) 2.2 s (max), 1.4 s (h) (max) j ile 1 lsb (max) j v in range gnd to v a + j power dissipation 30 mw, 34 mw (h) (max) j stand-by mode 50 w (typ) j single supply 3v to 5.5v features n three operating modes: 12-bit + sign, 8-bit + sign, and awatchdogo n single-ended or differential inputs n built-in sample-and-hold and 2.5v bandgap reference n instruction ram and event sequencer n 8-channel (lm12(h)458), 4-channel (LM12454) multiplexer n 32-word conversion fifo n programmable acquisition times and conversion rates n self-calibration and diagnostic mode n 8- or 16-bit wide databus dmicroprocessor or dsp interface applications n data logging n instrumentation n process control n energy management n inertial guidance tri-state ? is a registered trademark of national semiconductor corporation. at ? is a registered trademark of international business machines corporation. july 1999 LM12454/lm12458/lm12h458 12-bit + sign data acquisition system with self-calibration ? 1999 national semiconductor corporation ds011264 www.national.com
grifo ? italian technology pagina b-16 gpc ? 150 rel. 3.00 functional diagrams LM12454 ds011264-1 lm12(h)458 ds011264-21 www.national.com 3 application information 1.0 functional description the LM12454 and lm12(h)458 are multi-functional data ac- quisition systems that include a fully differential 12-bit-plus-sign self-calibrating analog-to-digital converter (adc) with a two's-complement output format, an 8-channel (lm12(h)458) or a 4-channel (LM12454) analog multiplexer, an internal 2.5v reference, a first-in-first-out (fifo) register that can store 32 conversion results, and an instruction ram that can store as many as eight instructions to be sequen- tially executed. the LM12454 also has a differential multi- plexer output and a differential s/h input. all of this circuitry operates on only a single +5v power supply. the lm12(h)454/8 have three modes of operation: 12-bit + sign with correction 8-bit + sign without correction 8-bit + sign comparison mode (awatchdogo mode) the fully differential 12-bit-plus-sign adc uses a charge re- distribution topology that includes calibration capabilities. charge re-distribution adcs use a capacitor ladder in place of a resistor ladder to form an internal dac. the dac is used by a successive approximation register to generate interme- diate voltages between the voltages applied to v ref? and v ref+ . these intermediate voltages are compared against the sampled analog input voltage as each bit is generated. the number of intermediate voltages and comparisons equals the adc's resolution. the correction of each bit's ac- curacy is accomplished by calibrating the capacitor ladder used in the adc. two different calibration modes are available; one compen- sates for offset voltage, or zero error, while the other corrects both offset error and the adc's linearity error. when correcting offset only, the offset error is measured once and a correction coefficient is created. during the full calibration, the offset error is measured eight times, aver- aged, and a correction coefficient is created. after comple- tion of either calibration mode, the offset correction coeffi- cient is stored in an internal offset correction register. the lm12(h)454/8's overall linearity correction is achieved by correcting the internal dac's capacitor mismatch. each capacitor is compared eight times against all remaining smaller value capacitors and any errors are averaged. a cor- rection coefficient is then created and stored in one of the thirteen internal linearity correction registers. an internal state machine, using patterns stored in an internal 16 x 8-bit rom, executes each calibration algorithm. once calibrated, an internal arithmetic logic unit (alu) uses the offset correction coefficient and the 13 linearity correction coefficients to reduce the conversion's offset error and lin- earity error, in the background, during the 12-bit + sign con- version. the 8-bit + sign conversion and comparison modes use only the offset coefficient. the 8-bit + sign mode per- forms a conversion in less than half the time used by the 12-bit + sign conversion mode. the lm12(h)454/8's awatchdogo mode is used to monitor a single-ended or differential signal's amplitude. each sampled signal has two limits. an interrupt can be generated if the input signal is above or below either of the two limits. this allows interrupts to be generated when analog voltage inputs are ainside the windowo or, alternatively, aoutside the windowo. after a awatchdogo mode interrupt, the processor can then request a conversion on the input signal and read the signal's magnitude. the analog input multiplexer can be configured for any com- bination of single-ended or fully differential operation. each input is referenced to ground when a multiplexer channel op- erates in the single-ended mode. fully differential analog in- put channels are formed by pairing any two channels to- gether. the LM12454's multiplexer outputs and s/h inputs (mux- out+, muxout? and s/h in+, s/h in?) provide the option for additional analog signal processing. fixed-gain amplifi- ers, programmable-gain amplifiers, filters, and other pro- cessing circuits can operate on the signal applied to the se- lected multiplexer channel(s). if external processing is not used, connect muxout+ to s/h in+ and muxout? to s/h in?. the lm12(h)454/8's internal s/h is designed to operate at its minimum acquisition time (1.13 s, 12 bits) when the source impedance, r s ,is 60 w (f clk 8 mhz). when 60 w < r s 4.17 k w , the internal s/h's acquisition time can be in- creased to a maximum of 4.88 s (12 bits, f clk = 8 mhz). see section 2.1 (instruction ram a00o) bits 1215 for more information. an internal 2.5v bandgap reference output is available at pin 44. this voltage can be used as the adc reference for ratio- metric conversion or as a virtual ground for front-end analog conditioning circuits. the v refout pin should be bypassed to ground with a 100 f capacitor. microprocessor overhead is reduced through the use of the internal conversion fifo. thirty-two consecutive conver- sions can be completed and stored in the fifo without any microprocessor intervention. the microprocessor can, at any time, interrogate the fifo and retrieve its contents. it can also wait for the lm12(h)454/8 to issue an interrupt when the fifo is full or after any number ( 32) of conversions have been stored. conversion sequencing, internal timer interval, multiplexer configuration, and many other operations are programmed and set in the instruction ram. a diagnostic mode is available that allows verification of the lm12(h)458's operation. the diagnostic mode is disabled in the LM12454. this mode internally connects the voltages present at the v refout ,v ref+ ,v ref? , and gnd pins to the internal v in+ and v in? s/h inputs. this mode is activated by setting the diagnostic bit (bit 11) in the configuration register to a a1o. more information concerning this mode of operation can be found in section 2.2. 2.0 internal user-programmable registers instruction ram the instruction ram holds up to eight sequentially execut- able instructions. each 48-bit long instruction is divided into three 16-bit sections. read and write operations can be issued to each 16-bit section using the instruction's address and the 2-bit aram pointero in the configuration register. the eight instructions are located at addresses 0000 through 0111 (a4a1, bw = 0) when using a 16-bit wide data bus or at addresses 00000 through 0 1111 (a4 a0, bw = 1) when using an 8-bit wide data bus. they can be accessed and pro- grammed in random order. www.national.com 22
italian technology grifo ? pagina b-17 gpc ? 150 rel. 3.00 2.0 internal user-programmable registers (continued) any instruction ram read or write can affect the se- quencer's operation: the sequencer should be stopped by setting the reset bit to a a1o or by resetting the start bit in the configura- tion register and waiting for the current instruction to fin- ish execution before any instruction ram read or write is initiated. a soft reset should be issued by writing a a1o to the configuration register's reset bit after any read or write to the instruction ram. the three sections in the instruction ram are selected by the configuration register's 2-bit aram pointero, bits d8 and d9. the first 16-bit instruction ram section is selected with the ram pointer equal to a00o. this section provides multi- plexer channel selection, as well as resolution, acquisition time, etc. the second 16-bit section holds awatchdogo limit # 1, its sign, and an indicator that shows that an interrupt can be generated if the input signal is greater or less than the programmed limit. the third 16-bit section holds awatchdogo limit # 2, its sign, and an indicator that shows that an interrupt can be generated if the input signal is greater or less than the programmed limit. instruction ram a00o bit 0 is the loop bit. it indicates the last instruction to be ex- ecuted in any instruction sequence when it is set to a a1o. the next instruction to be executed will be instruction 0. bit 1 is the pause bit. this controls the sequencer's opera- tion. when the pause bit is set (a1o), the sequencer will stop after reading the current instruction and before executing it, and the start bit in the configuration register is automatically reset to a a0o. setting the pause also causes an interrupt to be issued. the sequencer is restarted by placing a a1o in the configuration register's bit 0 (start bit). after the instruction ram has been programmed and the reset bit is set to a1o, the sequencer retrieves instruction 000, decodes it, and waits for a a1o to be placed in the con- figuration's start bit. the start bit value of a0o aover- rideso the action of instruction 000's pause bit when the se- quencer is started. once started, the sequencer executes instruction 000 and retrieves, decodes, and executes each of the remaining instructions. no pause interrupt (int 5) is generated the first time the sequencer executes instruction 000 having a pause bit set to a1o. when the sequencer en- counters a loop bit or completes all eight instructions, in- struction 000 is retrieved and decoded. a set pause bit in instruction 000 now halts the sequencer before the instruc- tion is executed. bits 24 select which of the eight input channels (a000o to a111o for in0in7) will be configured as non-inverting inputs to the lm12(h)458's adc. (see page 27, table 1 .) they se- lect which of the four input channels (a000o to a011o for in0in4) will be configured as non-inverting inputs to the LM12454's adc. (see page 27, table 2 .) bits 57 select which of the seven input channels (a001o to a111o for in1 to in7) will be configured as inverting inputs to the lm12(h)458's adc. (see page 27, table 1 .) they select which of the three input channels (a001o to a011o for in1in4) will be configured as inverting inputs to the LM12454's adc. (see page 27, table 2 .) fully differential operation is created by selecting two multiplexer channels, one operating in the non-inverting mode and the other operating in the inverting mode. a code of a000o selects ground as the inverting input for single ended operation. bit 8 is the sync bit. setting bit 8 to a1o causes the se- quencer to suspend operation at the end of the internal s/h's acquisition cycle and to wait until a rising edge appears at the sync pin. when a rising edge appears, the s/h ac- quires the input signal magnitude and the adc performs a conversion on the clock's next rising edge. when the sync pin is used as an input, the configuration register's ai/o se- lecto bit (bit 7) must be set to a a0o. with sync configured as an input, it is possible to synchronize the start of a conver- sion to an external event. this is useful in applications such as digital signal processing (dsp) where the exact timing of conversions is important. when the lm12(h)454/8 are used in the awatchdogo mode with external synchronization, two rising edges on the sync input are required to initiate two comparisons. the first rising edge initiates the comparison of the selected analog input signal with limit # 1 (found in instruction ram a01o) and the second rising edge initiates the comparison of the same ana- log input signal with limit # 2 (found in instruction ram a10o). bit 9 is the timer bit. when bit 9 is set to a1o, the se- quencer will halt until the internal 16-bit timer counts down to zero. during this time interval, no awatchdogo comparisons or analog-to-digital conversions will be performed. bit 10 selects the adc conversion resolution. setting bit 10 to a1o selects 8-bit + sign and when reset to a0o selects 12-bit + sign. bit 11 is the awatchdogo comparison mode enable bit. when operating in the awatchdogo comparison mode, the selected analog input signal is compared with the programmable val- ues stored in limit # 1 and limit # 2 (see instruction ram a01o and instruction ram a10o). setting bit 11 to a1o causes two comparisons of the selected analog input signal with the two stored limits. when bit 11 is reset to a0o, an 8-bit + sign or 12-bit + sign (depending on the state of bit 10 of instruction ram a00o) conversion of the input signal can take place. www.national.com 23 2.0 internal user-programmable registers (continued) a4 a3a2a1 purpose type d15 d14 d13 d12 d11 d10 d9 d8 d7 d6 d5 d4 d3 d2 d1 d0 0 0 0 instruction ram r/w acquisition watch- v in? v in+ 0 to (ram pointer = 00) time dog 8/12 timer sync (muxout?) (muxout+) pause loop 111 (note 20) (note 20) 0 0 0 instruction ram r/w 0 to (ram pointer = 01) don't care > / < sign limit # 1 111 0 0 0 instruction ram r/w 0 to (ram pointer = 10) don't care > / < sign limit # 2 111 1 0 0 0 configuration r/w don't care diag test ram i/o auto chan stand- full auto- reset start register (note 21) = 0 pointer sel zero ec mask by cal zero interrupt enable r/w number of conversions sequencer int7 int6 int5 int4 int3 int2 int1 int0 1 0 0 1 register in conversion fifo address to to generate int2 generate int1 address r actual number of of inst7 inst6 inst5 inst4 inst3 inst2 inst1 inst0 1 0 1 0 interrupt status conversion results sequencer register in conversion fifo instruction being executed 1 0 1 1 timer r/w timer preset high byte timer preset low byte register 1 1 0 0 conversion r address sign conversion conversion data: lsbs fifo or sign data: msbs 1 1 0 1 limit status r limit # 2: status limit # 1: status register note 20: LM12454 (refer to table 2 ). note 21: lm12(h)458 only. must be set to a0o for the LM12454. figure 13. lm12(h)454/8 memory map for 16-bit wide databus (bw = a0o, test bit = a0o and a0 = don't care) www.national.com 24
grifo ? italian technology pagina b-18 gpc ? 150 rel. 3.00 2.0 internal user-programmable registers (continued) note 22: LM12454 (refer to table 2 ). note 23: lm12(h)458 only. must be set to a0o for the LM12454. a4 a3 a2 a1 a0 purpose type d7 d6 d5 d4 d3 d2 d1 d0 000 instruction ram (ram pointer = 00) r/w v in? (muxout?) (note 22) v in+ (muxout+) (note 22) 0to0 pause loop 111 0 0 0 r/w watch- 0 to 1 acquisition time dog 8/12 timer sync 111 000 instruction ram (ram pointer = 01) r/w 0 to 0 comparison limit # 1 111 000 r/w 0 to 1 don't care > / < sign 111 000 instruction ram (ram pointer = 10) r/w 0 to 0 comparison limit # 2 111 000 r/w 0 to 1 don't care > / < sign 111 10000 configuration register r/w i/o auto chan stand- full auto- reset start sel zero ec mask by cal zero 10001 r/w don't care diag (note 23) test = 0 ram pointer 10010 interrupt enable register r/w int7 int6 int5 int4 int3 int2 int1 int0 10011 r/w number of conversions in conversion sequencer address to fifo to generate int2 generate int1 10100 interrupt status register r inst7 inst6 inst5 inst4 inst3 inst2 inst1 inst0 10101 r actual number of conversions results address of sequencer in conversion fifo instruction being executed 10110 timer register r/w timer preset: low byte 10111 r/w timer preset: high byte 11000 conversion fifo r conversion data: lsbs 11001 r address or sign sign conversion data: msbs 11010 limit status register r limit # 1 status 11011 r limit # 2 status figure 14. lm12(h)454/8 memory map for 8-bit wide databus (bw = a1o and test bit = a0o) www.national.com 25 2.0 internal user-programmable registers (continued) bits 1215 are used to store the user-programmable acqui- sition time. the sequencer keeps the internal s/h in the ac- quisition mode for a fixed number of clock cycles (nine clock cycles, for 12-bit + sign conversions and two clock cycles for 8-bit + sign conversions or awatchdogo comparisons) plus a variable number of clock cycles equal to twice the value stored in bits 1215. thus, the s/h's acquisition time is (9 + 2d) clock cycles for 12-bit + sign conversions and (2 + 2d) clock cycles for 8-bit + sign conversions or awatchdogo com- parisons, where d is the value stored in bits 1215. the minimum acquisition time compensates for the typical inter- nal multiplexer series resistance of 2 k w , and any additional delay created by bits 1215 compensates for source resis- tances greater than 60 w (100 w ). (for this acquisition time discussion, numbers in ( ) are shown for the lm12(h)454/8 operating at 5 mhz.) the necessary acquisition time is deter- mined by the source impedance at the multiplexer input. if the source resistance (r s ) < 60 w (100 w ) and the clock fre- quency is 8 mhz, the value stored in bits 1215 (d) can be 0000. if r s > 60 w (100 w ), the following equations determine the value that should be stored in bits 1215. d = 0.45 x r s xf clk for 12-bits + sign d = 0.36 x r s xf clk for 8-bits + sign and awatchdogo r s is in k w and f clk is in mhz. round the result to the next higher integer value. if d is greater than 15, it is advisable to lower the source impedance by using an analog buffer be- tween the signal source and the lm12(h)458's multiplexer inputs. the value of d can also be used to compensate for the settling or response time of external processing circuits connected between the LM12454's muxout and s/h in pins. instruction ram a01o the second instruction ram section is selected by placing a a01o in bits 8 and 9 of the configuration register. bits 07 hold awatchdogo limit # 1 . when bit 11 of instruction ram a00o is set to a a1o, the lm12(h)454/8 performs a awatchdogo comparison of the sampled analog input signal with the limit # 1 value first, followed by a comparison of the same sampled analog input signal with the value found in limit # 2 (instruction ram a10o). bit 8 holds limit # 1's sign. bit 9 's state determines the limit condition that generates a awatchdogo interrupt. a a1o causes a voltage greater than limit # 1 to generate an interrupt, while a a0o causes a voltage less than limit # 1 to generate an interrupt. bits 1015 are not used. instruction ram a10o the third instruction ram section is selected by placing a a10o in bits 8 and 9 of the configuration register. bits 07 hold awatchdogo limit # 2 . when bit 11 of instruction ram a00o is set to a a1o, the lm12(h)454/8 performs a awatchdogo comparison of the sampled analog input signal with the limit # 1 value first (instruction ram a01o), followed by a comparison of the same sampled analog input signal with the value found in limit # 2. bit 8 holds limit # 2's sign. bit 9 's state determines the limit condition that generates a awatchdogo interrupt. a a1o causes a voltage greater than limit # 2 to generate an interrupt, while a a0o causes a voltage less than limit # 2 to generate an interrupt. bits 1015 are not used. 2.2 configuration register the configuration register, 1000 (a4a1, bw = 0) or 1000x (a4a0, bw = 1) is a 16-bit control register with read/write capability. it acts as the LM12454's and lm12(h)458's acon- trol panelo holding global information as well as start/stop, re- set, self-calibration, and stand-by commands. bit 0 is the start/stop bit. reading bit 0 returns an indi- cation of the sequencer's status. a a0o indicates that the se- quencer is stopped and waiting to execute the next instruc- tion. a a1o shows that the sequencer is running. writing a a0o halts the sequencer when the current instruction has fin- ished execution. the next instruction to be executed is pointed to by the instruction pointer found in the status reg- ister. a a1o restarts the sequencer with the instruction cur- rently pointed to by the instruction pointer. (see bits 810 in the interrupt status register.) bit 1 is the lm12(h)454/8's system reset bit. writing a a1o to bit 1 stops the sequencer (resetting the configuration reg- ister's start/stop bit), resets the instruction pointer to a000o (found in the interrupt status register), clears the con- version fifo, and resets all interrupt flags. the reset bit will return to a0o after two clock cycles unless it is forced high by writing a a1o into the configuration register's standby bit. a reset signal is internally generated when power is first ap- plied to the part. no operation should be started until the re- set bit is a0o. writing a a1o to bit 2 initiates an auto-zero offset voltage cali- bration. unlike the eight-sample auto-zero calibration per- formed during the full calibration procedure, bit 2 initiates a ashorto auto-zero by sampling the offset once and creating a correction coefficient (full calibration averages eight samples of the converter offset voltage when creating a correction co- efficient). if the sequencer is running when bit 2 is set to a1o, an auto-zero starts immediately after the conclusion of the currently running instruction. bit 2 is reset automatically to a a0o and an interrupt flag (bit 3, in the interrupt status register) is set at the end of the auto-zero (76 clock cycles). after completion of an auto-zero calibration, the sequencer fetches the next instruction as pointed to by the instruction ram's pointer and resumes execution. if the sequencer is stopped, an auto-zero is performed immediately at the time requested. writing a a1o to bit 3 initiates a complete calibration process that includes a alongo auto-zero offset voltage correction (this calibration averages eight samples of the comparator offset voltage when creating a correction coefficient) followed by an adc linearity calibration. this complete calibration is started after the currently running instruction is completed if the sequencer is running when bit 3 is set to a1o. bit 3 is re- set automatically to a a0o and an interrupt flag (bit 4, in the in- terrupt status register) will be generated at the end of the calibration procedure (4944 clock cycles). after completion of a full auto-zero and linearity calibration, the sequencer fetches the next instruction as pointed to by the instruction ram's pointer and resumes execution. if the sequencer is stopped, a full calibration is performed immediately at the time requested. bit 4 is the standby bit. writing a a1o to bit 4 immediately places the lm12(h)454/8 in standby mode. normal opera- tion returns when bit 4 is reset to a a0o. the standby com- www.national.com 26
italian technology grifo ? pagina b-19 gpc ? 150 rel. 3.00 2.0 internal user-programmable registers (continued) mand (a1o) disconnects the external clock from the internal circuitry, decreases the lm12(h)454/8's internal analog cir- cuitry power supply current, and preserves all internal ram contents. after writing a a0o to the standby bit, the lm12(h)454/8 returns to an operating state identical to that caused by exercising the reset bit. a standby completion interrupt is issued after a power-up completion delay that al- lows the analog circuitry to settle. the sequencer should be restarted only after the standby completion is issued. the in- struction ram can still be accessed through read and write operations while the lm12(h)454/8 are in standby mode. bit 5 is the channel address mask. if bit 5 is set to a a1o, bits 1315 in the conversion fifo will be equal to the sign bit (bit 12) of the conversion data. resetting bit 5 to a a0o causes conversion data bits 13 through 15 to hold the instruction pointer value of the instruction to which the conversion data belongs. bit 6 is used to select a ashorto auto-zero correction for every conversion. the sequencer automatically inserts an auto-zero before every conversion or awatchdogo compari- son if bit 6 is set to a1o. no automatic correction will be per- formed if bit 6 is reset to a0o. the lm12(h)454/8's offset voltage, after calibration, has a typical drift of 0.1 lsb over a temperature range of ?40c to +85c. this small drift is less than the variability of the change in offset that can occur when using the auto-zero correction with each conversion. this variability is the result of using only one sample of the offset voltage to create a cor- rection value. this variability decreases when using the full calibration mode because eight samples of the offset voltage are taken, averaged, and used to create a correction value. bit 7 is used to program the sync pin (29) to operate as ei- ther an input or an output. the sync pin becomes an output when bit 7 is a a1o and an input when bit 7 is a a0o. with sync programmed as an input, the rising edge of any logic signal applied to pin 29 will start a conversion or awatchdogo comparison. programmed as an output, the logic level at pin 29 will go high at the start of a conversion or awatchdogo comparison and remain high until either have finished. see instruction ram a00o, bit 8. bits 8 and 9 form the ram pointer that is used to select each of a 48-bit instruction's three 16-bit sections during read or write actions. a a00o selects instruction ram section one, a01o selects section two, and a10o selects section three. bit 10 activates the test mode that is used only during pro- duction testing. leave this bit reset to a0o. bit 11 is the diagnostic bit and is available only in the lm12(h)458. it can be activated by setting it to a a1o (the test bit must be reset to a a0o). the diagnostic mode, along with a correctly chosen instruction, allows verification that the lm12(h)458's adc is performing correctly. when activated, the inverting and non-inverting inputs are connected as shown in table i. as an example, an instruction with a001o for both v in+ and v in? while using the diagnostic mode typically results in a full-scale output. 2.3 interrupts the LM12454 and lm12(h)458 have eight possible inter- rupts, all with the same priority. any of these interrupts will cause a hardware interrupt to appear on the int pin (31) if they are not masked (by the interrupt enable register). the interrupt status register is then read to determine which of the eight interrupts has been issued. table 1. lm12(h)458 input multiplexer channel configuration showing normal mode and diagnostic mode channel selection data normal diagnostic mode mode v in+ v in? v in+ v in? 000 in0 gnd v refout gnd 001 in1 in1 v ref+ v ref? 010 in2 in2 in2 in2 011 in3 in3 in3 in3 100 in4 in4 in4 in4 101 in5 in5 in5 in5 110 in6 in6 in6 in6 111 in7 in7 in7 in7 table 2. LM12454 input multiplexer channel configuration channel selection mux+ mux? data 000 in0 gnd 001 in1 in1 010 in2 in2 011 in3 in3 1xx open open the interrupt status register, 1010 (a4a1, bw = 0) or 1010x (a4a0, bw = 1) must be cleared by reading it after writing to the interrupt enable register. this removes any spurious interrupts on the int pin generated during an inter- rupt enable register access. interrupt 0 is generated whenever the analog input voltage on a selected multiplexer channel crosses a limit while the lm12(h)454/8 are operating in the awatchdogo comparison mode. two sequential comparisons are made when the lm12(h)454/8 are executing a awatchdogo instruction. de- pending on the logic state of bit 9 in the instruction ram's second and third sections, an interrupt will be generated ei- ther when the input signal's magnitude is greater than or less than the programmable limits. (see the instruction ram, bit 9 description.) the limit status register will indicate which preprogrammed limit, # 1or # 2 and which instruction was ex- ecuting when the limit was crossed. interrupt 1 is generated when the sequencer reaches the instruction counter value specified in the interrupt enable register's bits 810. this flag appears before the instruc- tion's execution. interrupt 2 is activated when the conversion fifo holds a number of conversions equal to the programmable value stored in the interrupt enable register's bits 1115. this value ranges from 0001 to 1111, representing 1 to 31 conver- sions stored in the fifo. a user-programmed value of 0000 has no meaning. see section 3.0 for more fifo information. the completion of the short, single-sampled auto-zero cali- bration generates interrupt 3 . www.national.com 27 2.0 internal user-programmable registers (continued) the completion of a full auto-zero and linearity self-calibration generates interrupt 4 . interrupt 5 is generated when the sequencer encounters an instruction that has its pause bit (bit 1 in instruction ram a00o) set to a1o. the lm12(h)454/8 issues interrupt 6 whenever it senses that its power supply voltage is dropping below 4v (typ). this interrupt indicates the potential corruption of data returned by the lm12(h)454/8. interrupt 7 is issued after a short delay (10 ms typ) while the lm12(h)454/8 returns from standby mode to active opera- tion using the configuration register's bit 4. this short delay allows the internal analog circuitry to settle sufficiently, en- suring accurate conversion results. 2.4 interrupt enable register the interrupt enable register at address location 1001 (a4a1, bw = 0) or 1001x (a4a0, bw = 1) has read/ write capability. an individual interrupt's ability to produce an external interrupt at pin 31 (int) is accomplished by plac- ing a a1o in the appropriate bit location. any of the internal interrupt-producing operations will set their corresponding bits to a1o in the interrupt status register regardless of the state of the associated bit in the interrupt enable register. see section 2.3 for more information about each of the eight internal interrupts. bit 0 enables an external interrupt when an internal awatch- dogo comparison limit interrupt has taken place. bit 1 enables an external interrupt when the sequencer has reached the address stored in bits 810 of the interrupt en- able register. bit 2 enables an external interrupt when the conversion fifo's limit, stored in bits 1115 of the interrupt enable reg- ister, has been reached. bit 3 enables an external interrupt when the single-sampled auto-zero calibration has been completed. bit 4 enables an external interrupt when a full auto-zero and linearity self-calibration has been completed. bit 5 enables an external interrupt when an internal pause interrupt has been generated. bit 6 enables an external interrupt when a low power supply condition (v a + < 4v) has generated an internal interrupt. bit 7 enables an external interrupt when the lm12(h)454/8 return from power-down to active mode. bits 810 form the storage location of the user-programmable value against which the sequencer's address is compared. when the sequencer reaches an ad- dress that is equal to the value stored in bits 810, an inter- nal interrupt is generated and appears in bit 1 of the interrupt status register. if bit 1 of the interrupt enable register is set to a1o, an external interrupt will appear at pin 31 (int). the value stored in bits 810 ranges from 000 to 111, repre- senting 0 to 7 instructions stored in the instruction ram. af- ter the instruction ram has been programmed and the re- set bit is set to a1o, the sequencer is started by placing a a1o in the configuration register's start bit. setting the int 1 trigger value to 000 does not generate an int 1 the first time the sequencer retrieves and decodes instruction 000. the sequencer generates int 1 (by placing a a1o in the in- terrupt status register's bit 1) the second time and after the sequencer encounters instruction 000. it is important to re- member that the sequencer continues to operate even if an instruction interrupt (int 1) is internally or externally gener- ated. the only mechanisms that stop the sequencer are an instruction with the pause bit set to a1o (halts before instruc- tion execution), placing a a0o in the configuration register's start bit, or placing a a1o in the configuration register's re- set bit. bits 1115 hold the number of conversions that must be stored in the conversion fifo in order to generate an inter- nal interrupt. this internal interrupt appears in bit 2 of the in- terrupt status register. if bit 2 of the interrupt enable register is set to a1o, an external interrupt will appear at pin 31 (int). 2.5 interrupt status register this read-only register is located at address 1010 (a4a1, bw = 0) or 1010x (a4a0, bw = 1). the corresponding flag in the interrupt status register goes high (a1o) any time that an interrupt condition takes place, whether an interrupt is en- abled or disabled in the interrupt enable register. any of the active (a1o) interrupt status register flags are reset to a0o whenever this register is read or a device reset is issued (see bit 1 in the configuration register). bit 0 is set to a1o when a awatchdogo comparison limit inter- rupt has taken place. bit 1 is set to a1o when the sequencer has reached the ad- dress stored in bits 810 of the interrupt enable register. bit 2 is set to a1o when the conversion fifo's limit, stored in bits 1115 of the interrupt enable register, has been reached. bit 3 is set to a1o when the single-sampled auto-zero has been completed. bit 4 is set to a1o when an auto-zero and full linearity self-calibration has been completed. bit 5 is set to a1o when a pause interrupt has been gener- ated. bit 6 is set to a1o when a low-supply voltage condition (v a + < 4v) has taken place. bit 7 is set to a1o when the lm12(h)454/8 return from power-down to active mode. bits 810 hold the sequencer's actual instruction address while it is running. bits 1115 hold the actual number of conversions stored in the conversion fifo while the sequencer is running. 2.6 limit status register the read-only register is located at address 1101 (a4a1, bw = 0) or 1101x (a4a0, bw = 1). this register is used in tandem with the limit # 1 and limit # 2 registers in the instruc- tion ram. whenever a given instruction's input voltage ex- ceeds the limit set in its corresponding limit register ( # 1or # 2), a bit, corresponding to the instruction number, is set in the limit status register. any of the active (a1o) limit status flags are reset to a0o whenever this register is read or a de- vice reset is issued (see bit 1 in the configuration register). this register holds the status of limits # 1 and # 2 for each of the eight instructions. bits 07 show the limit # 1 status. each bit will be set high (a1o) when the corresponding instruction's input voltage ex- ceeds the threshold stored in the instruction's limit # 1 regis- ter. when, for example, instruction 3 is a awatchdogo opera- tion (bit 11 is set high) and the input for instruction 3 meets the magnitude and/or polarity data stored in instruction 3's limit # 1 register, bit 3 in the limit status register will be set to a a1o. www.national.com 28
grifo ? italian technology pagina b-20 gpc ? 150 rel. 3.00 2.0 internal user-programmable registers (continued) bits 815 show the limit # 2 status. each bit will be set high (a1o) when the corresponding instruction's input voltage ex- ceeds the threshold stored in the instruction's limit # 2 regis- ter. when, for example, the input to instruction 6 meets the value stored in instruction 6's limit # 2 register, bit 14 in the limit status register will be set to a a1o. 2.7 timer the lm12(h)454/8 have an on-board 16-bit timer that in- cludes a 5-bit pre-scaler. it uses the clock signal applied to pin 23 as its input. it can generate time intervals of 0 through 2 21 clock cycles in steps of 2 5 . this time interval can be used to delay the execution of instructions. it can also be used to slow the conversion rate when converting slowly changing signals. this can reduce the amount of redundant data stored in the fifo and retrieved by the controller. the user-defined timing value used by the timer is stored in the 16-bit read/write timer register at location 1011 (a4a1, bw = 0) or 1011x (a4a0, bw = 1) and is pre-loaded automatically. bits 07 hold the preset value's low byte and bits 815 hold the high byte. the timer is ac- tivated by the sequencer only if the current instruction's bit 9 is set (a1o). if the equivalent decimal value ano (0 n 2 16 ? 1) is written inside the 16-bit timer register and the timer is enabled by setting an instruction's bit 9 to a a1o, the se- quencer will delay the same instruction's execution by halt- ing at state 3 (s3), as shown in figure 15 , for 32 x n + 2 clock cycles. 2.8 dma the dma works in tandem with interrupt 2. an active dma request on pin 32 (dmarq) requires that the fifo interrupt be enabled. the voltage on the dmarq pin goes high when the number of conversions in the fifo equals the 5-bit value stored in the interrupt enable register (bits 1115). the volt- age on the int pin goes low at the same time as the voltage on the dmarq pin goes high. the voltage on the dmarq pin goes low when the fifo is emptied. the interrupt status register must be read to clear the fifo interrupt flag in order to enable the next dma request. dma operation is optimized through the use of the 16-bit databus connection (a logic a0o applied to the bw pin). using this bus width allows dma controllers that have single ad- dress read/write capability to easily unload the fifo. using dma on an 8-bit databus is more difficult. two read opera- tions (low byte, high byte) are needed to retrieve each con- version result from the fifo. therefore, the dma controller must be able to repeatedly access two constant addresses when transferring data from the lm12(h)454/8 to the host system. 3.0 fifo the result of each conversion stored in an internal read-only fifo (first-in, first-out) register. it is located at 1100 (a4a1, bw = 0) or 1100x (a4a0, bw = 1). this register has 32 16-bit wide locations. each location holds 13-bit data. bits 03 hold the four lsb's in the 12 bits + sign mode or a1110o in the 8 bits + sign mode. bits 411 hold the eight msb's and bit 12 holds the sign bit. bits 1315 can hold ei- ther the sign bit, extending the register's two's complement data format to a full sixteen bits or the instruction address that generated the conversion and the resulting data. these modes are selected according to the logic state of the con- figuration register's bit 5. the fifo status should be read in the interrupt status regis- ter (bits 1115) to determine the number of conversion re- sults that are held in the fifo before retrieving them. this will help prevent conversion data corruption that may take place if the number of reads are greater than the number of conversion results contained in the fifo. trying to read the fifo when it is empty may corrupt new data being written into the fifo. writing more than 32 conversion data into the fifo by the adc results in loss of the first conversion data. therefore, to prevent data loss, it is recommended that the lm12(h)454/8's interrupt capability be used to inform the system controller that the fifo is full. the lower portion (a0 = 0) of the data word (bits 07) should be read first followed by a read of the upper portion (a0 = 1) when using the 8-bit bus width (bw = 1). reading the upper portion first causes the data to shift down, which results in loss of the lower byte. bits 012 hold 12-bit + sign conversion data. bits 03 will be 1110 (lsb) when using 8-bit plus sign resolution. bits 1315 hold either the instruction responsible for the as- sociated conversion data or the sign bit. either mode is se- lected with bit 5 in the configuration register. using the fifo's full depth is achieved as follows. set the value of the interrupt enable register's bits 1115 to 11111 and the interrupt enable register's bit 2 to a a1o. this gener- ates an external interrupt when the 31st conversion is stored in the fifo. this gives the host processor a chance to send a a0o to the lm12(h)454/8's start bit (configuration register) and halt the adc before it completes the 32nd conversion. the sequencer halts after the current (32) conversion is completed. the conversion data is then transferred to the fifo and occupies the 32nd location. fifo overflow is avoided if the sequencer is halted before the start of the 32nd conversion by placing a a0o in the start bit (configura- tion register). it is important to remember that the sequencer continues to operate even if a fifo interrupt (int 2) is in- ternally or externally generated . the only mechanisms that stop the sequencer are an instruction with the pause bit set to a1o (halts before instruction execution), placing a a0o in the configuration register's start bit, or placing a a1o in the configuration register's reset bit. www.national.com 29 4.0 sequencer the sequencer uses a 3-bit counter (instruction pointer, or ip, in figure 9 ) to retrieve the programmable conversion in- structions stored in the instruction ram. the 3-bit counter is reset to 000 during chip reset or if the current executed in- struction has its loop bit (bit 1 in any instruction ram a00o) set high (a1o). it increments at the end of the currently ex- ecuted instruction and points to the next instruction. it will continue to increment up to 111 unless an instruction's loop bit is set. if this bit is set, the counter resets to a000o and ex- ecution begins again with the first instruction. if all instruc- tions have their loop bit reset to a0o, the sequencer will ex- ecute all eight instructions continuously. therefore, it is important to realize that if less than eight instructions are programmed, the loop bit on the last instruction must be set. leaving this bit reset to a0o allows the sequencer to execute aunprogrammedo instructions, the results of which may be unpredictable. the sequencer's instruction pointer value is readable at any time and is found in the status register at bits 810. the se- quencer can go through eight states during instruction ex- ecution: state 0: the current instruction's first 16 bits are read from the instruction ram a00o. this state is one clock cycle long. state 1: checks the state of the calibration and start bits. this is the aresto state whenever the sequencer is stopped using the reset, a pause command, or the start bit is reset low (a0o). when the start bit is set to a a1o, this state is one clock cycle long. state 2: perform calibration. if bit 2 or bit 6 of the configu- ration register is set to a a1o, state 2 is 76 clock cycles long. if the configuration register's bit 3 is set to a a1o, state 2 is 4944 clock cycles long. state 3: run the internal 16-bit timer. the number of clock cycles for this state varies according to the value stored in the timer register. the number of clock cycles is found by using the expression below 32t + 2 where 0 t 2 16 ?1. state 7: run the acquisition delay and read limit # 1's value if needed. the number of clock cycles for 12-bit + sign mode varies according to 9+2d where d is the user-programmable 4-bit value stored in bits 1215 of instruction ram a00o and is limited to 0 d 15. the number of clock cycles for 8-bit + sign or awatchdogo mode varies according to 2+2d where d is the user-programmable 4-bit value stored in bits 1215 of instruction ram a00o and is limited to 0 d 15. state 6: perform first comparison. this state is 5 clock cycles long. state 4: read limit # 2. this state is 1 clock cycle long. state 5: perform a conversion or second comparison. this state takes 44 clock cycles when using the 12-bit + sign mode or 21 clock cycles when using the 8-bit + sign mode. the awatchdogo mode takes 5 clock cycles. www.national.com 30
italian technology grifo ? pagina b-21 gpc ? 150 rel. 3.00 4.0 sequencer (continued) ds011264-19 figure 15. sequencer logic flow chart (ip = instruction pointer) www.national.com 31 5.0 analog considerations 5.1 reference voltage the difference in the voltages applied to the v ref+ and v ref? defines the analog input voltage span (the difference between the voltages applied between two multiplexer inputs or the voltage applied to one of the multiplexer inputs and analog ground), over which 4095 positive and 4096 negative codes exist. the voltage sources driving v ref+ or v ref? must have very low output impedance and noise. the adc can be used in either ratiometric or absolute refer- ence applications. in ratiometric systems, the analog input voltage is proportional to the voltage used for the adc's ref- erence voltage. when this voltage is the system power sup- ply, the v ref+ pin is connected to v a + and v ref? is con- nected to gnd. this technique relaxes the system reference stability requirements because the analog input voltage and the adc reference voltage move together. this maintains the same output code for given input conditions. for absolute accuracy, where the analog input voltage varies between very specific voltage limits, a time and temperature stable voltage source can be connected to the reference in- puts. typically, the reference voltage's magnitude will require an initial adjustment to null reference voltage induced full-scale errors. when using the lm12(h)454/8's internal 2.5v bandgap ref- erence, a parallel combination of a 100 f capacitor and a 0.1 f capacitor connected to the v refout pin is recom- mended for low noise operation. when left unconnected, the reference remains stable without a bypass capacitor. how- ever, ensure that stray capacitance at the v refout pin re- mains below 50 pf. 5.2 input range the lm12(h)454/8's fully differential adc and reference voltage inputs generate a two's-complement output that is found by using the equation below. round up to the next integer value between ?4096 to 4095 for 12-bit resolution and between ?256 to 255 for 8-bit reso- lution if the result of the above equation is not a whole num- ber. as an example, v ref+ = 2.5v, v ref? = 1v, v in+ = 1.5v and v in? = gnd. the 12-bit + sign output code is positive full-scale, or 0, 1111,1111,1111. if v ref+ = 5v, v ref? = 1v, v in+ = 3v, and v in? = gnd, the 12-bit + sign output code is 0,1100,0000,0000. 5.3 input current a charging current flows into or out of (depending on the in- put voltage polarity) the analog input pins, in0in7 at the start of the analog input acquisition time (t acq ). this cur- rent's peak value will depend on the actual input voltage ap- plied. 5.4 input source resistance for low impedance voltage sources ( < 100 w for 5 mhz op- eration and < 60 w for 8 mhz operation), the input charging current will decay, before the end of the s/h's acquisition time, to a value that will not introduce any conversion errors. for higher source impedances, the s/h's acquisition time can be increased. as an example, operating wit ha5mhz clock frequency and maximum acquisition time, the lm12(h)454/8's analog inputs can handle source imped- ance as high as 6.67 k w . when operating at 8 mhz and maximum acquisition time, the lm12h454/8's analog inputs can handle source impedance as high as 4.17 k w . refer to section 2.1, instruction ram a00o, bits 1215 for further in- formation. 5.5 input bypass capacitance external capacitors (0.01 f0.1 f) can be connected be- tween the analog input pins, in0in7, and analog ground to filter any noise caused by inductive pickup associated with long input leads. it will not degrade the conversion accuracy. 5.6 noise the leads to each of the analog multiplexer input pins should be kept as short as possible. this will minimize input noise and clock frequency coupling that can cause conversion er- rors. input filtering can be used to reduce the effects of the noise sources. 5.7 power supplies noise spikes on the v a + and v d + supply lines can cause conversion errors; the comparator will respond to the noise. the adc is especially sensitive to any power supply spikes that occur during the auto-zero or linearity correction. low in- ductance tantalum capacitors of 10 f or greater paralleled with 0.1 f monolithic ceramic capacitors are recommended for supply bypassing. separate bypass capacitors should be used for the v a + and v d + supplies and placed as close as possible to these pins. 5.8 grounding the lm12(h)454/8's nominal high resolution performance can be maximized through proper grounding techniques. these include the use of separate analog and digital ground planes. the digital ground plane is placed under all compo- nents that handle digital signals, while the analog ground plane is placed under all analog signal handling circuitry. the digital and analog ground planes are connected at only one point, the power supply ground. this greatly reduces the oc- currence of ground loops and noise. it is recommended that stray capacitance between the ana- log inputs or outputs (lm12(h)454: in0in3, muxout+, muxout?, s/h in+, s/h in?; lm12(h)458: in0in7, v ref+ , and v ref? ) be reduced by increasing the clearance (+1/16th inch) between the analog signal and reference pins and the ground plane. 5.9 clock signal line isolation the lm12(h)454/8's performance is optimized by routing the analog input/output and reference signal conductors (pins 3444) as far as possible from the conductor that carries the clock signal to pin 23. ground traces parallel to the clock sig- nal trace can be used on printed circuit boards to reduce clock signal interference on the analog input/output pins. 6.0 application circuits pc evaluation/interface board figure 16 is the schematic of an evaluation/interface board designed to interface the lm12(h)454 or lm12(h)458 with an xt or at ? style computer. the board can be used to de- www.national.com 32
grifo ? italian technology pagina b-22 gpc ? 150 rel. 3.00 6.0 application circuits (continued) velop both software and hardware. the board hardwires the bw (bus width) pin to a logic high, selecting an 8-bit wide databus. therefore, it is designed for an 8-bit expansion slot on the computer's motherboard. the circuit operates on a single +5v supply derived from the computer's +12v supply using an lm340 regulator. this greatly attenuates noise that may be present on the comput- er's power supply lines. however, your application may only need an lc filter. figure 16 also shows the recommended supply (v a + and v d +) and reference input (v ref+ and v ref? ) bypassing. the digital and analog supply pins can be connected together to the same supply voltage. however, they need separate, mul- tiple bypass capacitors. multiple capacitors on the supply pins and the reference inputs ensures a low impedance by- pass path over a wide frequency range. all digital interface control signals (ior, iow, and aen), data lines (db0db7), address lines (a0a9), and irq (in- terrupt request) lines (irq2, irq3, and irq5) connections are made through the motherboard slot connector. all analog signals applied to, or received by, the input multiplexer (in0in7 for the lm12(h)458 and in0in3, muxout+, muxout?, s/h in+ and s/h in? for the lm12(h)454), v ref+ ,v ref? ,v refout , and the sync signal input/ output are applied through a db-37 connector on the rear side of the board. figure 16 shows that there are numerous analog ground connections available on the db-37 connector. the voltage applied to v ref? and v ref+ is selected using two jumpers, jp1 and jp2. jp1 selects between the voltage applied to the db-37's pin 24 or gnd and applies it to the lm12(h)454/8's v ref? input. jp2 selects between the lm12(h)454/8's internal reference output, v refout , and the voltage applied to the db-37's pin 22 and applies it to the lm12(h)454/8's v ref+ input. table 3. lm12(h)454/8 evaluation/interface board sw dip-8 switch settings for available i/o memory locations hexidecimal sw dip-8 i/o memory base address sw1 sw2 sw3 sw4 (sel0) (sel1) (sel2) (sel3) 100 on on on on 120 off on on on 140 on off on on 160 off off on on 180 on on off on 1a0 off on off on 1c0 on off off on 300 off off off on 340 on on on off 280 off on on off 2a0 on off on off the board allows the use of one of three interrupt request (irq) lines irq2, irq3, and irq5. the individual irq line can be selected using switches 5, 6, and 7 of sw dip-8. when using any of these three irqs, the user needs to en- sure that there are no conflicts between the evaluation board and any other boards attached to the computer's mother- board. switches 14, along with address lines a5a9 are used as inputs to gal16v8 programmable gate array (u2). this de- vice forms the interface between the computer's control and address lines and generates the control signals used by the lm12(h)454/8 for cs, wr, and rd. it also generates the signal that controls the data buffers. several address ranges within the computer's i/o memory map are available. refer to table iii for the switch settings that gives the desired i/o memory address range. selection of an address range must be done so that there are no conflicts between the evaluation board and any other boards attached to the computer's motherboard. the gal equations are shown in figure 18 . the gal functional block diagram is shown in figure 19 . figures 20, 21, 22, 23 show the layout of each layer in the 3-layer evaluation/interface board plus the silk-screen layout showing parts placement. figure 21 is the top or component side, figure 22 is the middle or ground plane layer, figure 23 is the circuit side, and figure 20 is the parts layout. www.national.com 33
italian technology grifo ? pagina a-1 gpc ? 150 rel. 3.00 appendice c: indice analitico appendice c: indice analitico a a/d converter 2 , 6 , 14 , 28 , 37 , 47 , 53 abaco ? bus 4 , 26 , 37 , 47 , 49 , 60 b back up 3 , 10 , 36 batteria 54 baud rate generator 56 bibliografia 64 c caratteristiche elettriche 9 caratteristiche generali 8 caratteristiche tecniche 8 comunicazione seriale 4 , 38 connessioni con il mondo esterno 10 connettori cn1 10 cn2 20 cn3 12 cn4 11 cn5 14 cn6 18 cn7 16 cpu 2 , 8 , 37 current loop 2 , 8 , 20 , 29 , 38 d descrizione software 42 descrizione software delle periferiche di bordo 52 dip switch 2 , 8 , 40 , 55 dispositivi di clock 6 dispositivi di memoria 7 dsw1 40 , 47 , 55 e eeprom 2 , 7 , 8 , 41 , 49 , 54 eprom 2 , 7 , 8 , 47 , 49
grifo ? italian technology pagina a-2 gpc ? 150 rel. 3.00 f fgdos 42 , 49 flash eeprom seriale 8 flash eprom 2 , 7 , 8 , 47 , 49 flash eprom seriale 2 , 7 , 41 , 47 , 49 , 56 frequenza baud rate generator 8 frequenza clock a/d 8 frequenza quarzo cpu 8 fully differential 28 g gdos 42 , 49 i impedenza ingressi analogici 9 informazioni generali 2 ingressi analogici 9 ingressi di configurazione 40 , 55 ingressi differenziali 28 installazione 10 interfacce per i/o digitali 30 interfacciamento degli i/o con il campo 29 interrupts 37 introduzione 1 j jumpers 32 jumpers a 2 vie 34 jumpers a 3 vie 35 jumper a 4 vie 35 jumper a 5 vie 35 l led 2 , 30 , 47 , 55 , 56 led di attivita' 55 lm 12h458 2 , 6 , 14 , 53 logica di controllo 7 m mappaggi ed indirizzamenti 46 mappaggio abaco ? bus 49 mappaggio delle risorse di bordo 46 mappaggio memorie 49 memory management unit 52 mmu 7 , 52 , 56
italian technology grifo ? pagina a-3 gpc ? 150 rel. 3.00 p periferiche interne della cpu 59 peso 8 pio 3 , 4 , 8 , 18 , 47 power failure 2 , 37 ppi 82c55 2 , 6 , 8 , 11 , 12 , 59 processore di bordo 4 r range di temperatura 9 real time clock 2 , 3 , 8 , 37 , 57 reset e watch dog 36 rete terminazione rs 422, 485 9 rs 232 2 , 8 , 16 , 29 , 38 rs 422 2 , 8 , 20 , 29 , 38 rs 485 2 , 8 , 20 , 29 , 38 rtc 47 run/debug 40 , 55 rv1 28 s sample & hold 6 schede esterne 60 segnalazioni visive 30 selezione memorie 41 selezione tipo ingressi analogici 29 single ended 28 sio 2 , 3 , 4 , 47 , 55 soglia intervento power failure 9 sram 2 , 41 , 47 , 49 stato della batteria 54 t test point 28 timer counter 2 , 3 , 4 , 8 , 16 tp1 28 trimmer e tarature 28 u umidit relativa 9 v versione scheda 1
grifo ? italian technology pagina a-4 gpc ? 150 rel. 3.00 w watch dog 3 , 4 , 6 , 8 , 36 , 37 , 47 , 54 , 55 watch dog esterno 54

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